封装组件制造技术

本实用新型专利技术公开一种封装组件，其包括一基底、一介电层、一第一线路层、一扩增层、一导电结构、一第二线路层、一芯片单元及一封装单元。基底具有一顶表面及一底表面。介电层设置于底表面上，介电层具有一第一表面及一第二表面。第一线路层嵌设于介电层之中。第一线路层具有一裸露表面，裸露表面低于或齐平于第一表面。扩增层设置于第二表面。导电结构设置于介电层与扩增层之间，且导电结构电性连接于第一线路层。第二线路层通过导电结构而电性连接于第一线路层。芯片单元设置于基底所围绕的一容置空间中，且芯片单元电性连接于第一线路层。封装单元设置于顶表面，以封闭容置空间。借此，本实用新型专利技术能提高第一线路层的可靠度。

Encapsulation components

The utility model discloses a packaging component, which comprises a substrate, a dielectric layer, a first line layer, an amplification layer, a conductive structure, a second circuit layer, a chip unit and a packaging unit. The base has a top surface and a bottom surface. The dielectric layer is set on the bottom surface, and the dielectric layer has a first surface and a second surface. The first line layer is embedded in the dielectric layer. The first line layer has a bare surface, and the bare surface is below or flat on the first surface. The amplification layer is set on the second surface. The conductive structure is arranged between the dielectric layer and the amplification layer, and the conductive structure is electrically connected to the first line layer. The second line layer is electrically connected to the first line layer through a conductive structure. The chip unit is arranged in a capacitive space around the substrate, and the chip unit is electrically connected to the first line layer. The package unit is set on the top surface to seal the accommodating space. In this way, the utility model can improve the reliability of the first line layer.

【技术实现步骤摘要】
封装组件
本技术涉及一种封装组件，特别是涉及一种应用于集成电路集成电路上的封装组件。
技术介绍
首先，现有的芯片载板都是采用扇入(Fan-in)/扇出(Fan-out)同时制作，或者是以扇入(Fan-in)的方式进行制作。例如，台湾专利公告第M455979号，名称为“微小间距测试载板结构”的专利中，是采用扇入/扇出同时制作，或者是以扇入的方式进行制作。然而，由于芯片载板是以多层叠合的方式而形成，每一层结构的制作过程中多少有些误差，因此，在形成至最顶层的接触垫(用于与芯片接脚相接的导电体)时，其误差最大。同时，通过扇入制程所形成的细线路(FineLine)，也容易遇到可靠度的问题，也就是说，可能因细线路的线宽较窄，而导致细线路与介电层的结合效果不彰。
技术实现思路
本技术所要解决的技术问题在于，针对现有技术的不足提供一种封装组件。为了解决上述的技术问题，本技术所采用的其中一技术方案是，提供一种封装组件，其包括一基底、一介电层、一第一线路层、一第一导电结构、一扩增层、一第二导电结构、一第二线路层、一芯片单元以及一封装单元。所述基底具有一顶表面以及一相对于所述顶表面的底表面。所述介电层设置于所述基底的所述底表面上，所述介电层具有一第一表面以及一相对于所述第一表面的第二表面。所述第一线路层嵌设于所述介电层之中，其中，所述第一线路层具有一裸露表面，所述第一线路层的所述裸露表面低于或齐平于所述介电层的所述第一表面。所述第一导电结构电性连接于所述第一线路层。所述扩增层设置于所述介电层的所述第二表面。所述第二导电结构电性连接于所述第一导电结构。所述第二导电结构电性连接于所述第一导电结构。所述第二线路层通过所述第二导电结构以及所述第一导电结构而电性连接于所述第一线路层。所述芯片单元设置于所述基底所围绕的一容置空间中，且所述芯片单元电性连接于所述第一线路层的所述裸露表面。所述封装单元设置于所述基底的所述顶表面，以封闭所述容置空间。更进一步地，所述第一导电结构包括一设置于所述介电层之中且电性连接于所述第一线路层的第一导电部以及一设置于所述介电层上且电性连接于所述第一导电结构的所述第一导电部的第二导电部。更进一步地，所述第二导电结构包括一设置于所述扩增层之中且电性连接于所述第一导电结构的所述第二导电部的第一导电部以及一设置于所述扩增层上且电性连接于所述第二导电结构的所述第一导电部的第二导电部。更进一步地，所述基底与所述介电层之间以非胶合方式设置。更进一步地，所述封装组件还进一步包括：一防焊层，所述防焊层设置于所述扩增层上，且所述第二线路层设置于所述防焊层上。更进一步地，所述封装组件还进一步包括：一粘着层，所述粘着层设置于所述基底的所述底表面与所述封装单元之间。本技术所采用的另外一技术方案是，提供一种封装组件，其包括一基底、一介电层、一第一线路层、一扩增层、一导电结构、一第二线路层、一芯片单元以及一封装单元。所述基底具有一顶表面以及一相对于所述顶表面的底表面。所述介电层设置于所述基底的所述底表面上，所述介电层具有一第一表面以及一相对于所述第一表面的第二表面。所述第一线路层嵌设于所述介电层之中，其中，所述第一线路层具有一裸露表面，所述第一线路层的所述裸露表面低于或齐平于所述介电层的所述第一表面。所述扩增层设置于所述介电层的所述第二表面。所述导电结构设置于所述介电层与所述扩增层之间，且所述导电结构电性连接于所述第一线路层。所述第二线路层通过所述导电结构而电性连接于所述第一线路层。所述芯片单元设置于所述基底所围绕的一容置空间中，且所述芯片单元电性连接于所述第一线路层的所述裸露表面。所述封装单元设置于所述基底的所述顶表面，以封闭所述容置空间。更进一步地，所述基底与所述介电层之间以非胶合方式设置。更进一步地，所述封装组件还进一步包括：一防焊层，所述防焊层设置于所述扩增层上，且所述第二线路层设置于所述防焊层上。更进一步地，所述封装组件还进一步包括：一粘着层，所述粘着层设置于所述基底的所述底表面与所述封装单元之间。本技术的其中一有益效果可以在于，本技术实施例所提供的封装组件，其能利用“所述第一线路层嵌设于所述介电层之中”的技术方案，以提高第一线路层的可靠度。为使能更进一步了解本技术的特征及
技术实现思路
，请参阅以下有关本技术的详细说明与附图，然而所提供的附图仅用于提供参考与说明，并非用来对本技术加以限制。附图说明图1为本技术实施例的封装组件的侧视剖面示意图。图2为本技术实施例的封装组件的制造方法的流程示意图。图3为步骤S108中的流程示意图。图4为步骤S112中的流程示意图。图5为本技术实施例的封装组件的制造过程的步骤S102的示意图。图6为本技术实施例的封装组件的制造过程的步骤S104的示意图。图7为本技术实施例的封装组件的制造过程的步骤S106的示意图。图8为本技术实施例的封装组件的制造过程的步骤S108的示意图。图9为本技术实施例的封装组件的制造过程的步骤S110的示意图。图10为本技术实施例的封装组件的制造过程的步骤S112的示意图。图11为本技术实施例的封装组件的制造过程的步骤S114的示意图。图12为本技术实施例的封装组件的制造过程的步骤S116的示意图。图13为本技术实施例的封装组件的制造过程的步骤S118的示意图。图14为本技术实施例的封装组件的制造过程的步骤S120的示意图。具体实施方式以下是通过特定的具体实例来说明本技术所公开有关“封装组件”的实施方式，本领域技术人员可由本说明书所公开的内容了解本技术的优点与效果。本技术可通过其他不同的具体实施例加以施行或应用，本说明书中的各项细节也可基于不同观点与应用，在不背离本技术的构思下进行各种修饰与变更。另外，本技术的附图仅为简单示意说明，并非依实际尺寸的描绘，予以声明。以下的实施方式将进一步详细说明本技术的相关
技术实现思路
，但所公开的内容并非用以限制本技术的技术范围。应理解，虽然本文中可能使用术语第一、第二、第三等来描述各种元件或信号等，但这些元件或信号不应受这些术语限制。这些术语乃用以区分一元件与另一元件，或者一信号与另一信号。另外，如本文中所使用，术语“或”视实际情况可能包括相关联的列出项目中的任一个或者多个的所有组合。实施例首先，请参阅图1所示，图1为封装组件P的侧视剖面示意图。以下实施例将先介绍封装组件P的整体结构，封装组件P的制造方法容后再行说明。以下将分别说明本技术实施例封装组件P的中各个元件的具体构造，而后再适时说明封装组件P的中各个元件之间的连接关系。承上述，请复参阅图1所示，封装组件P可包括一基底1、一介电层2、一第一线路层3(或可称细线路)、一第一导电结构5a、一扩增层4、一第二导电结构5b、一第二线路层7、一芯片单元C以及一封装单元9。以本技术实施例而言，封装组件P的第一线路层3为一间距较小以用于与芯片单元C电性连接的导电接点，而第二线路层7为一间距较大以用于与一印刷电路板(图中未示出)电性连接的导电接点。借此，可以将芯片单元C上小间距配置的金属垫转换至大间距配置的印刷电路板上。也就是说，芯片单元C可通过第一线路层3以及第二线路层7的本文档来自技高网...

【技术保护点】
一种封装组件，其特征在于，所述封装组件包括：一基底，所述基底具有一顶表面以及一相对于所述顶表面的底表面；一介电层，所述介电层设置于所述基底的所述底表面上，所述介电层具有一第一表面以及一相对于所述第一表面的第二表面；一第一线路层，所述第一线路层嵌设于所述介电层之中，其中，所述第一线路层具有一裸露表面，所述第一线路层的所述裸露表面低于或齐平于所述介电层的所述第一表面；一第一导电结构，所述第一导电结构电性连接于所述第一线路层；一扩增层，所述扩增层设置于所述介电层的所述第二表面；一第二导电结构，所述第二导电结构电性连接于所述第一导电结构；一第二线路层，所述第二线路层通过所述第二导电结构以及所述第一导电结构而电性连接于所述第一线路层；一芯片单元，所述芯片单元设置于所述基底所围绕的一容置空间中，且所述芯片单元电性连接于所述第一线路层的所述裸露表面；以及一封装单元，所述封装单元设置于所述基底的所述顶表面，以封闭所述容置空间。

【技术特征摘要】
2017.06.28 TW 1062094201.一种封装组件，其特征在于，所述封装组件包括：一基底，所述基底具有一顶表面以及一相对于所述顶表面的底表面；一介电层，所述介电层设置于所述基底的所述底表面上，所述介电层具有一第一表面以及一相对于所述第一表面的第二表面；一第一线路层，所述第一线路层嵌设于所述介电层之中，其中，所述第一线路层具有一裸露表面，所述第一线路层的所述裸露表面低于或齐平于所述介电层的所述第一表面；一第一导电结构，所述第一导电结构电性连接于所述第一线路层；一扩增层，所述扩增层设置于所述介电层的所述第二表面；一第二导电结构，所述第二导电结构电性连接于所述第一导电结构；一第二线路层，所述第二线路层通过所述第二导电结构以及所述第一导电结构而电性连接于所述第一线路层；一芯片单元，所述芯片单元设置于所述基底所围绕的一容置空间中，且所述芯片单元电性连接于所述第一线路层的所述裸露表面；以及一封装单元，所述封装单元设置于所述基底的所述顶表面，以封闭所述容置空间。2.根据权利要求1所述的封装组件，其特征在于，所述第一导电结构包括一设置于所述介电层之中且电性连接于所述第一线路层的第一导电部以及一设置于所述介电层上且电性连接于所述第一导电结构的所述第一导电部的第二导电部。3.根据权利要求2所述的封装组件，其特征在于，所述第二导电结构包括一设置于所述扩增层之中且电性连接于所述第一导电结构的所述第二导电部的第一导电部以及一设置于所述扩增层上且电性连接于所述第二导电结构的所述第一导电部的第二导电部。4.根据权利要求1所述的封装组件，其特征在于，所述基底与所述介电层之间以非胶合方式设置。5....

【专利技术属性】
技术研发人员：李文聪，谢开杰，
申请(专利权)人：中华精测科技股份有限公司，
类型：新型
国别省市：中国台湾,71