瞬态电压抑制器制造技术

本实用新型专利技术公开了一种瞬态电压抑制器，该瞬态电压抑制器包括第一掺杂类型的半导体衬底；第二掺杂类型的埋层；位于所述半导体衬底上的第二掺杂类型的外延层；位于所述外延层中的第一掺杂类型的第一掺杂区；以及从所述第一掺杂区纵向穿过所述外延层延伸至所述埋层中的第二掺杂类型的第二掺杂区，其中，所述第一掺杂区的横截面积不小于所述第二掺杂区的横截面积，且二者的界面位于所述第一掺杂区的下表面。由于用内部击穿取代了表面击穿，且采用了重掺杂半导体衬底和轻掺杂反型外延层，本实用新型专利技术实施例提供的瞬态电压抑制器具有更好的可靠性和可拓展性。

【技术实现步骤摘要】
瞬态电压抑制器
本技术涉及半导体器件，更具体地，涉及一种瞬态电压抑制器。
技术介绍
瞬态电压抑制器TVS(TransientVoltageSuppressor)是在稳压管基础上发展的高效能电路保护器件。TVS器件的外形与普通稳压管无异，然而，由于特殊的结构和工艺设计，TVS器件的瞬态响应速度和浪涌吸收能力远高于普通稳压管。例如，TVS器件的响应时间仅为10-12秒，并且可以吸收高达数千瓦的浪涌功率。在反向应用条件下，当承受一个高能量的大脉冲时，TVS器件的工作阻抗会快速降至极低的导通值，从而允许大电流通过，同时，将电压箝位在预定水平。因此，TVS器件可以有效地保护电子线路中的精密元器件免受各种浪涌脉冲的损坏。相对于单向TVS器件，双向TVS器件由于具有正、反两个方向的常规电性I-V曲线基本对称的特征，从而在实际应用中，能同时保护电路的两个方向，所以应用范围更广。现有技术提供的双向TVS器件一般为纵向的NPN或PNP结构构成，可以实现较大的功率和较好的电压对称性，且成本低廉，工艺简单。但由于PN结雪崩击穿位于有源区表面，容易导致器件热损坏，且很难既保证功率又能拥有较低的电容，各个高浓度的掺杂区都很难与现有的低电容集成方案相结合，不具备扩展性。
技术实现思路
有鉴于此，本技术的目的在于提供一种双向导通的瞬态电压抑制器，其可以避免由于表面击穿造成的器件损坏，且具有较好的拓展性。为了解决上述技术问题，根据本技术，提供一种瞬态电压抑制器，包括：第一掺杂类型的半导体衬底；第二掺杂类型的埋层；位于所述半导体衬底上的第二掺杂类型的外延层；位于所述外延层中的第一掺杂类型的第一掺杂区；以及从所述第一掺杂区纵向穿过所述外延层延伸至所述埋层中的第二掺杂类型的第二掺杂区，其中，所述第一掺杂区的横截面积不小于所述第二掺杂区的横截面积，且二者的界面位于所述第一掺杂区的下表面。优选地，所述外延层的掺杂浓度低于所述第二掺杂区的掺杂浓度。优选地，包括反相串联的第一齐纳二极管和第二齐纳二极管，所述第一齐纳二极管的第一极与所述第二齐纳二极管的第一极电性连接，所述第一齐纳二极管的第二极作为瞬态电压抑制器的接地端，所述第二齐纳二极管的第二极作为瞬态电压抑制器的信号端，所述第一极和所述第二极极性相反。优选地，所述埋层和所述半导体衬底分别作为所述第一齐纳二极管的第一极和第二极，所述第一掺杂区和所述第二掺杂区分别作为所述第二齐纳二极管的第二极和第一极。优选地，所述半导体衬底的掺杂浓度大于等于E18cm-3数量级，所述埋层的掺杂浓度大于等于E19cm-3数量级，所述第二掺杂区的掺杂浓度大于等于E18cm-3数量级。优选地，所述第一掺杂类型为N型或P型中的一种，所述第二掺杂类型为N型或P型中的另一种。采用本技术的技术方案后，可获得以下有益效果：根据本技术的器件，可以以简单的步骤制备出双向TVS器件，其由于用内部击穿取代了表面击穿，避免了由于表面击穿带来的热损坏，提高了TVS器件的可靠性，且因为采用了重掺杂半导体衬底和轻掺杂反型外延层，使得该TVS器件易于与现有的低电容工艺或双极集成电路等其他工艺相结合，具备较好的拓展性。附图说明通过以下参照附图对技术实施例的描述，本技术的上述以及其他目的、特征和优点将更为清楚，在附图中：图1示出根据本技术第一实施例的瞬态电压抑制器的电路示意图。图2示出根据本技术第一实施例的瞬态电压抑制器的结构图。图3a至图3d示出根据本技术第一实施例的瞬态电压抑制器的制造方法各个阶段的截面图。具体实施方式以下基于实施例对本技术进行描述，但是本技术并不仅仅限于这些实施例。在下文对本技术实施例的细节描述中，详尽描述了一些特定的细节部分，对本领域技术人员来说没有这些细节部分的描述也可以完全理解本技术。为了避免混淆本技术的实质，公知的方法、过程、流程没有详细叙述。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，在图中可能未示出某些公知的部分。附图中的流程图、框图图示了本技术的实施例的系统、方法、装置的可能的体系框架、功能和操作，附图的方框以及方框顺序只是用来更好的图示实施例的过程和步骤，而不应以此作为对技术本身的限制。以下将参照附图更详细地描述本技术。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的第一掺杂区中。在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本技术的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本技术。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本技术。图1示出根据本技术第一实施例的瞬态电压抑制器的电路示意图。如图1所示，该TVS器件是双向TVS器件，包括彼此反相串联连接的第一齐纳二极管ZD1和第二齐纳二极管ZD2，在本实施例中，第二齐纳二极管ZD2的阳极作为该TVS器件的信号端I/O，第二齐纳二极管ZD2的阴极与第一齐纳二极管ZD1的阴极连接，第一齐纳二极管ZD1的阳极作为该TVS器件的接地端GND。图2示出根据本技术第一实施例的瞬态电压抑制器的结构图。如图2所示，TVS器件100包括半导体衬底101、位于半导体衬底101中的埋层102、位于半导体衬底101上的外延层103、位于外延层103中的第一掺杂区105和第二掺杂区104。半导体衬底101例如是重掺杂的P型半导体衬底。为了形成P型或N型半导体层或区域，可以在半导体层或区域中掺入相应类型的掺杂剂。例如，P型掺杂剂包括硼，N型掺杂剂包括磷或砷或锑。在该实施例中，半导体衬底101的掺杂浓度不低于E18cm-3数量级。埋层102例如是N型埋层，掺杂浓度不低于E19cm-3数量级。外延层103例如是轻掺杂的N型外延层。第一掺杂区105例如是掺杂浓度大于等于E18cm-3数量级的N型掺杂区，该第一掺杂区105从外延层103表面纵向延伸至外延层103中。第二掺杂区104例如是掺杂浓度大于外延层103的掺杂浓度的N型掺杂区，其位于外延层103中，从第一掺杂区105纵向穿过外延层103并延伸至埋层102中。其中，第一掺杂区105完全覆盖第二掺杂区104，即第一掺杂区105的横截面积大于第二掺杂区104的横截面积，且二者的界面位于第一掺杂区105的下表面。结合图1，在图2所示的TVS器件100本文档来自技高网...

【技术保护点】
一种瞬态电压抑制器，其特征在于，包括：第一掺杂类型的半导体衬底；第二掺杂类型的埋层；位于所述半导体衬底上的第二掺杂类型的外延层；位于所述外延层中的第一掺杂类型的第一掺杂区；以及从所述第一掺杂区纵向穿过所述外延层延伸至所述埋层中的第二掺杂类型的第二掺杂区，其中，所述第一掺杂区的横截面积不小于所述第二掺杂区的横截面积，且二者的界面位于所述第一掺杂区的下表面。

【技术特征摘要】
1.一种瞬态电压抑制器，其特征在于，包括：第一掺杂类型的半导体衬底；第二掺杂类型的埋层；位于所述半导体衬底上的第二掺杂类型的外延层；位于所述外延层中的第一掺杂类型的第一掺杂区；以及从所述第一掺杂区纵向穿过所述外延层延伸至所述埋层中的第二掺杂类型的第二掺杂区，其中，所述第一掺杂区的横截面积不小于所述第二掺杂区的横截面积，且二者的界面位于所述第一掺杂区的下表面。2.根据权利要求1所述的瞬态电压抑制器，其特征在于，所述外延层的掺杂浓度低于所述第二掺杂区的掺杂浓度。3.根据权利要求1所述的瞬态电压抑制器，其特征在于，包括反相串联的第一齐纳二极管和第二齐纳二极管，所述第一齐纳二极管的第一极与所述第二齐纳二极管的第一极电性连接，所述第一齐纳二极管的第二...

【专利技术属性】
技术研发人员：周源，郭艳华，李明宇，张欣慰，
申请(专利权)人：北京燕东微电子有限公司，
类型：新型
国别省市：北京,11