用于在多个拓扑结构中使用的相干结构互连制造技术

公开了具有支持多个拓扑结构的结构互连的装置和使用相同结构互连的方法。在一个实施例中，装置包括模式存储器，所述模式存储器用于存储指示多个模式中的一个模式的信息；以及第一结构，其在多个模式中可进行操作，其中，所述结构包括耦合至模式存储器的逻辑，所述逻辑用于根据由信息指示标识的模式来控制对由第一结构接收到的向存储器的读取请求和写入请求的处理。

Coherent structure interconnects for use in multiple topologies

【技术实现步骤摘要】
【国外来华专利技术】用于在多个拓扑结构中使用的相干结构互连
本专利技术的实施例涉及计算系统的领域；较具体地，本专利技术的实施例涉及具有用于将多个设备耦合至存储器的结构的系统。
技术介绍
当计算系统处于发展时，其中组件正变得愈加复杂。结果，用于在组件之间进行耦合和通信的互连架构的复杂度也在增加以确保带宽要求被满足用于最佳组件操作。此外，不同的市场区段需要互连架构的不同方面以适应市场的需求。片上系统(SoC)包括用于将不同设备连接至系统存储器的结构互连。SoC利用不同的结构互连拓扑结构。这些结构是相干结构。所选择的SoC拓扑结构的一个关键特性是存储器控制器的连接性。在一些拓扑结构中，存储器控制器直接连接至相干结构使得系统中的所有中央处理单元(CPU)和知识产权核(IP)见到存储器的相干和一致的视图。在该拓扑结构中，高速缓存代理(例如，CPU中的高速缓存代理)中的硬件和相干结构中的硬件积极地管理高速缓存的状态使得SoC中的所有代理观察存储器的一致视图。在其它拓扑结构中，存储器控制器连接至非相干结构或者直接连接至IP，允许IP在不遍历相干结构的情况下来对存储器进行存取。在该拓扑结构中，软件根据指令集架构(英特尔架构(IA)指令集架构)使用排序同步、存储器围栏和高速缓存刷新操作来管理可高速缓存的数据何时以及如何变得对SoC中的所有代理可见。在该拓扑结构中，硬件也被添加至相干互连结构，其响应于软件启动的事务以确保这些软件启动的排序事务被适当地处理。因此，这些SoC不同的拓扑结构使用专门的相干结构，一个结构针对每一拓扑结构。所需的用于支持多个不同类型的结构的成本和设定时间并非小数。附图说明根据以下所给的具体实施方式并且根据专利技术的各种实施例的附图，本专利技术将较充分地被理解，然而，这不应该被当作将专利技术限制于特定的实施例，而是仅用于解释和理解。图1是具有多核处理器的计算系统的一个实施例的框图。图2是相干结构的一个实施例的框图。图3A-图3C示出了图2的相干结构支持的不同拓扑结构。图4示出了针对相干结构的一个实施例的在操作的不同模式中执行的排序和相干性操作图5示出了由相干结构的一个实施例支持的另一拓扑结构。图6是用于支持多个拓扑结构的过程的一个实施例的流程图。具体实施方式在以下描述中，阐明了许多具体细节，例如，处理器和系统配置的具体类型、具体硬件结构、具体架构和微架构细节、具体寄存器配置、具体指令类型、具体系统组件、具体测量/高度、具体处理器流水线阶段和操作等的示例，以便提供对本专利技术的透彻理解。然而，将显而易见的是，对于本领域技术人员而言，不需要采用这些具体细节来实践本专利技术。在其它实例中，公知的组件或方法，例如，特定和替代的处理器架构、针对所描述的算法的特定逻辑电路/代码、特定固件代码、特定互连操作、特定逻辑配置、特定制造技术和材料、特定编译器实施方式、代码中的算法的特定表达、特定断电和门控技术/逻辑、以及计算机系统的其它特定操作细节未被具体地描述，以便避免不必要地模糊本专利技术。虽然以下实施例可以参照在诸如计算平台或微处理器中之类的具体集成电路中的节能和能源效率来进行描述，但是其它实施例可应用于其它类型的集成电路和逻辑设备。相似的技术和本文中所描述的实施例的教导可以应用于还可以受益于较好的能源效率和节能的其它类型的电路或半导体设备。例如，所公开的实施例不限于桌上型计算机系统或超极本TM并且还可以在诸如手持设备、平板、其它薄笔记本、片上系统(SOC)设备以及嵌入式应用之类的其它设备中使用。手持设备的一些示例包括蜂窝电话、互联网协议设备、数字相机、个人数字助理(PDA)以及手持PC。嵌入式应用典型地包括微控制器、数字信号处理器(DSP)、片上系统、网络计算机(NetPC)、机顶盒、网络中心、广域网(WAN)交换机、或者可以执行以下所教导的功能和操作的任意其它系统。图1是包括多核处理器的计算系统的一个实施例的框图。处理器100包括任意处理器或处理设备，例如，微处理器、嵌入式处理器、数字信号处理器(DSP)、网络处理器、手持处理器、应用处理器、协处理器、片上系统(SOC)、或用于执行代码的其它设备。在一个实施例中，处理器100包括至少两个核--核101和102，所述核可以包括非对称核或对称核(所示出的实施例)。然而，处理器100可以包括任意数量的可以是对称或非对称的处理元件。在一个实施例中，处理元件指的是用于支持软件线程的硬件或逻辑。硬件处理元件的示例包括：线程单元、线程槽、线程、处理单元、上下文、上下文单元、逻辑处理器、硬件线程、核和/或能够保持处理器的状态(诸如执行状态或架构状态)的任意其它元件。换言之，在一个实施例中，处理元件指的是能够独立地与诸如软件线程、操作系统、应用或其它代码之类的代码相关联的任意硬件。物理处理器(或处理器套接字)典型地指的是集成电路，所述集成电路可能包括任意数量的诸如核或硬件线程之类的其它处理元件。核经常指的是位于能够维持独立架构状态的集成电路上的逻辑，其中，每个独立维持的架构状态与至少一些专用的执行资源相关联。相比于核，硬件线程典型地指的是位于能够维持独立架构状态的集成电路上的任意逻辑，其中，独立维持的架构状态共享对执行资源的存取。如可见的，当某些资源被共享并且其它专用于架构状态时，硬件线程与核的命名法之间的界线重叠。而经常，核和硬件线程由操作系统视为单独的逻辑处理器，在所述逻辑处理器中操作系统能够单独地调度每个逻辑处理器上的操作。如图1中所示，物理处理器100包括两个核--核101和102。此处，核101和102被认为是对称核，即，具有相同配置、功能单元和/或逻辑的核。在另一实施例中，核101包括乱序处理器核，而核102包括有序处理器核。然而，可以从任意类型的核中单独地选择核101和102，所述核例如为本机核、软件管理的核、适于执行本机指令集架构(ISA)的核、适于执行翻译的指令集架构(ISA)的核、协同设计的核、或者其它已知的核。在异构核环境(即，非对称核)中，诸如二进制翻译之类的翻译的一些形式可以用于调度或执行一个或两个核上的代码。而对于进一步讨论而言，以下进一步具体地描述了核101中所示的功能单元，而核102中的单元在所描述的实施例中以相似的方式进行操作。如所描述的，核101包括两个硬件线程101a和101b，所述硬件线程还可以被称为硬件线程槽101a和101b。因此，在一个实施例中，诸如操作系统之类的软件实体可能将处理器100当作四个分离的处理器，即，能够并发地执行四个软件线程的四个逻辑处理器或处理元件。如以上所提及的，第一线程与架构状态寄存器101a相关联，第二线程与架构状态寄存器101b相关联，第三线程可以与架构状态寄存器102a相关联，并且第四线程可以与架构状态寄存器102b相关联。此处，架构状态寄存器(101a、101b、102a和102b)中的每个可以被称为处理元件、线程槽或线程单元，如以上所描述的。如所示的，架构状态寄存器101a被复制到架构状态寄存器101b中，所以单独的架构状态/上下文能够被存储用于逻辑处理器101a和逻辑处理器101b。在核101中，其它较小的资源(例如，分配器和重命名器块130中的指令指针和重命名逻辑)还可以被复制用于线程101a和101b。一些资源(例如，重排器/引本文档来自技高网...

【技术保护点】
一种半导体设备，其包括：模式存储器，其用于存储指示多个模式中的一个模式的信息；以及第一结构，其在所述多个模式中可操作，所述结构包括：耦合至所述模式存储器的逻辑，所述逻辑用于根据由所述信息指示所标识的模式来控制对由所述第一结构接收到的向存储器的读取请求和写入请求的处理。

【技术特征摘要】
【国外来华专利技术】2015.06.26 US 14/751,8991.一种半导体设备，其包括：模式存储器，其用于存储指示多个模式中的一个模式的信息；以及第一结构，其在所述多个模式中可操作，所述结构包括：耦合至所述模式存储器的逻辑，所述逻辑用于根据由所述信息指示所标识的模式来控制对由所述第一结构接收到的向存储器的读取请求和写入请求的处理。2.根据权利要求1所述的半导体设备，其中，所述逻辑控制一个或多个高速缓存存储器和至少一个数据缓冲器的状态以及对存储器的请求的类型和定时，并且控制对所述请求的响应的定时。3.根据权利要求2所述的半导体设备，其中，所述逻辑响应于软件启动的事务以确保软件启动的高速缓存控制和排序事件被处理。4.根据权利要求1所述的半导体设备，其中，所述多个模式包括：第一模式，其中，存储器控制器连接至所述第一结构；第二模式，其中，存储器控制器连接至非相干输入/输出(I/O)结构，所述非相干输入/输出结构连接至所述第一结构；以及第三模式，其中，知识产权(IP)核连接至存储器控制器，所述存储器控制器连接至非相干输入/输出(I/O)结构，所述非相干输入/输出结构连接至所述第一结构。5.根据权利要求1所述的半导体设备，其中，所述逻辑使得向存储器的所有写入操作被发布而不等待在所述多个模式中的第一模式中的完成响应，并且使写入作为被发布的写入或未被发布的写入与所述多个模式中的一个或多个其它模式中所要求的完成响应一起被发送。6.根据权利要求1所述的半导体设备，其中，所述逻辑允许向存储器的高速缓存的写入操作和未高速缓存的写入操作在所述多个模式中的第一模式中被重排，并且仅允许高速缓存的写入操作在所述多个模式中的第二模式中被重排。7.根据权利要求1所述的半导体设备，其中，所述逻辑不完成围栏或高速缓存无效操作中的一个或多个，直至向存储器的一个或多个之前的写组合写入操作、非临时写入操作或高速缓存行刷新操作在所述多个模式中的一个或多个模式中已接收到它们的完成响应，并且不在所述多个模式中的另一模式中通过所述结构来触发任意动作。8.根据权利要求1所述的半导体设备，其中，所述逻辑不将未高速缓存的写入操作转发至存储器或输入/输出(I/O)结构中的任意一个，直至向存储器的一个或多个之前的写组合写入操作或非临时写入操作在所述多个模式中的一个或多个模式中已接收到它们的完成响应，并且不在所述多个模式中的另一模式中通过所述结构来触发任意动作。9.根据权利要求1所述的半导体设备，其中，所述模式存储器位于所述第一结构中。10.根据权利要求1所述的半导体设备，其中，所述模式存储器是经由BIOS、固件、带、熔丝或软件来进行设置的。11.一种系统，其包括：半导体设备，其具有模式存储器，其用于存储指示所述多个模式中的一个模式的信息；第一结构，其在多个模式中可操作，所述结构包...

【专利技术属性】
技术研发人员：J·S·尼尔，D·F·卡特，S·J·罗宾逊，M·K·帕特尔，
申请(专利权)人：英特尔IP公司，
类型：发明
国别省市：美国,US