低损害自对准两性FINFET尖端掺杂制造技术

单片的鳍式FET包含设置在第二Ⅲ‑Ⅴ化合物半导体上的第一Ⅲ‑Ⅴ化合物半导体材料中的多数载流子沟道。在诸如牺牲栅极叠层的掩模正覆盖沟道区域时，两性掺杂物的源被沉淀在暴露的鳍侧壁之上并被扩散到第一Ⅲ‑Ⅴ化合物半导体材料中。两性掺杂物作为第一Ⅲ‑Ⅴ材料内的供体和第二Ⅲ‑Ⅴ材料内的受体来优先活化，给晶体管尖端掺杂提供第一和第二Ⅲ‑Ⅴ材料之间的p‑n结。横向隔离物被沉淀以覆盖鳍的尖端部分。未由掩模或隔离物所覆盖的鳍的区域中的源极/漏极区域通过尖端区域来电耦合到沟道。沟道掩模采用栅极叠层来替换。

Low damage self aligned amphoteric FINFET tip doping

【技术实现步骤摘要】
【国外来华专利技术】低损害自对准两性FINFET尖端掺杂
用来扩展用于集成电路（IC）的摩尔定律的努力已包含采用Ⅲ-Ⅴ化合物（compound）半导体材料（例如，InP、InGaAs、InAs）的晶体管的发展。虽然这些非硅材料系统已被采用以制作金属氧化物半导体场效应晶体管（MOSFET）和其它形式的高迁移率晶体管（HEMT），但装置常常遭受与掺杂Ⅲ-Ⅴ材料到活化（activation）的预期传导性类型和级别中的困难关联的性能限制。例如，通过硅基FET的制作中常规的离子注入过程的掺杂诱发Ⅲ-Ⅴ化合物半导体材料中不容易被退火出（beannealedout）的有害损害。具有采用避免对Ⅲ-Ⅴ半导体材料的损害的技术相对于沟道区域被精确定位的活性掺杂物的Ⅲ-Ⅴ晶体管架构因此是有利的。附图说明本文中所描述的材料通过示例的方式而不是通过限制的方式来图示在附图中。为了说明的简单和清晰，图中所图示的元素不一定按比例绘制。例如，一些元素的尺寸可为了清晰相对于其它元素被放大。此外，在认为适当的情况下，参考标签已在图之中被重复以指示对应或相似元素。在图中：图1是依照一些实施例的Ⅲ-Ⅴ鳍式FET的平面图，该Ⅲ-Ⅴ鳍式FET在鳍结构的轻掺杂区域中包含活性掺杂物；图2A图示依照一些实施例的通过图1A中所描绘的Ⅲ-Ⅴ鳍式FET的沟道区域和轻掺杂区域的长度的截面图；图2B图示依照一些实施例的通过图1A中所描绘的Ⅲ-Ⅴ鳍式FET的轻掺杂区域内的鳍宽度的截面图；图2C图示依照一些实施例的通过图1A中所描绘的Ⅲ-Ⅴ鳍式FET的沟道区域内的鳍宽度的截面图；图2D图示依照一些实施例的通过图1A中所描绘的Ⅲ-Ⅴ鳍式FET的沟道区域、轻掺杂区域和源极/漏极区域的长度的截面图；图3图示依照一些备选实施例的通过Ⅲ-Ⅴ鳍式FET的沟道区域、轻掺杂区域和源极/漏极区域的长度的截面图；图4是流程图，其图示依照一些实施例的制作具有轻掺杂区域的Ⅲ-Ⅴ鳍式FET的方法；图5A、5B、5C、5D、5E、5F、5G、5H、5I、5J和5K图示依照一些实施例的随着图4中所图示的方法被执行而演进的通过Ⅲ-Ⅴ鳍式FET的沟道区域、轻掺杂区域和源极/漏极区域的长度的截面图；图6A、6B、6C、6D、6E、6F、6G、6H、6I、6J和6K图示依照一些实施例的随着图4中所图示的方法被执行而演进的通过Ⅲ-Ⅴ鳍式FET的轻掺杂区域内的鳍结构的宽度的截面图；图7图示依照本专利技术的实施例的采用包含多个Ⅲ-Ⅴ鳍式FET的SoC的数据服务器机器和移动计算平台，该Ⅲ-Ⅴ鳍式FET在鳍结构的轻掺杂区域中包含活性掺杂物；以及图8是依照本专利技术的实施例的电子计算装置的功能框图。具体实施方式一个或更多实施例参考附图来描述。虽然特定配置和布置被详细描绘和讨论，但应理解的是，这仅为了说明性目的而进行。相关领域中的技术人员将认识到，其它配置和布置是可能的，而不背离本描述的精神和范围。对相关领域中的那些技术人员将显而易见的是，本文中所描述的技术和/或布置可在不同于本文中被详细描述的系统和应用的各种其它系统和应用中被采用。在以下详细描述中参考附图，附图形成其一部分并图示示范性实施例。此外，将理解的是，其它实施例可被利用并且可进行结构和/或逻辑改变，而不背离所要求保护的主题的范围。还应注意的是，方向和参考（例如，上、下、顶部、底部等等）可只用来促进附图中特征的描述。因此，以下详细描述不要在限制的意义上进行，并且所要求保护的主题的范围由所附权利要求和它们的等同物来单独限定。在以下描述中，众多细节被阐明。然而，对本领域技术人员将显而易见的是，本专利技术可在没有这些特定细节的情况下实践。在一些实例中，众所周知的方法和装置以框图形式而不是详细地示出，以避免使本专利技术模糊。贯穿此说明书的对“实施例”或“一个实施例”或“一些实施例”的引用意味着与实施例结合地描述的具体特征、结构、功能或特性被包含在本专利技术的至少一个实施例中。因此，在贯穿此说明书的各种地方中的短语“在实施例中”或“在一个实施例中”或“一些实施例”的出现不一定表示本专利技术的相同实施例。此外，具体特征、结构、功能或特性可在一个或更多实施例中以任何适合方式组合。例如，第一实施例可在与两个实施例关联的具体特征、结构、功能、或特性不相互排斥的任何地方与第二实施例组合。如在描述和所附权利要求中所使用的，单数形式“一”、“一个”和“所述”意图还包含复数形式，除非上下文另有清楚地指示。还将理解的是，如本文中所使用的术语“和/或”表示并囊括关联列出的项目的一个或更多项目的任何及所有可能组合。术语“耦合”或“连接”与它们的派生词一起可在本文中用来描述组件之间的功能或结构关系。应理解的是，这些术语未意图作为彼此的同义词。相反地，在具体实施例中，“连接”可用来指示两个或更多元件彼此直接物理、光或电接触。“耦合”可用来指示两个或更多元件彼此直接或间接（其中其它中介元件在它们之间）物理或电接触，和/或所述两个或更多元件彼此合作或相互作用（例如，如在因果关系中）。如本文中所使用的术语“之上”、“之下”、“之间”和“上”表示一个组件或材料相对于其它组件或材料的相对位置，其中此类物理关系是值得注意的。例如在材料的上下文中，设置在另一材料之上或之下的一个材料或材料可直接在接触中或可具有一个或更多中介材料。此外，设置在两个材料或材料之间的一个材料可直接与两个层接触或可具有一个或更多中介层。相比之下，在第二材料或材料“上”的第一材料或材料与那个第二材料/材料直接接触。类似区别要在组件装配的上下文中被做出。如贯穿此描述和在权利要求中所使用的，由术语“…的至少一个”或“…的一个或更多”所结合的项目列表能够意味着所列出术语的任何组合。例如，短语“A、B或C的至少一个”能够意味着A；B；C；A和B；A和C；B和C；或A、B和C。专利技术人已发现对于采用Ⅲ-Ⅴ化合物半导体材料的FET，通常难以实现低装置电阻并避免显著短沟道效应（SCE）。对于最高载流子迁移率，晶体管沟道区域被有利地尽可能轻地掺杂（例如，理想地未被掺杂）。然而源极/漏极区域对于低外部电阻被有利地尽可能重地掺杂。即使当这些条件中的两种都被满足时，控制沟道区域和源极/漏极区域之间的Ⅲ-Ⅴ材料掺杂中的困难是有助于装置性能度量中所观察到的限制的一个因素。在硅装置中，许多先进的离子植入（implant）已被实现以控制沟道区域和源极/漏极之间以及沟道区域之下的掺杂物分布。例如，高角度低能量（HALO）离子注入常常被采用以在n类型沟道之下引入p类型掺杂物，从而减少晶体管断开状态泄漏电流Ioff。良好控制的离子注入还常常被采用以轻掺杂所谓“欠重叠的（underlapped）”栅极架构中的尖端区域。采用欠重叠的栅极，重掺杂的源极/漏极区域通过轻掺杂到源极/漏极的传导性类型的半导体材料的中介横向间隔从栅极电极叠层分离，以便在改善断开状态泄漏电流Ioff的同时最小化关联于欠重叠的晶体管接通状态电阻（Ron）。然而这些注入技术不容易转移到Ⅲ-Ⅴ材料系统，出于至少离子的掺杂物种类的常规注入诱发Ⅲ-Ⅴ化合物半导体材料中的不容易被退火出的损害的原因。所植入的掺杂物还可不以硅装置架构所依赖于的方式来活化或扩散。在一些实施例中，非硅鳍式FET包含设置在异质单晶Ⅲ-Ⅴ半导体材料（例如，副鳍区域）本文档来自技高网...

【技术保护点】
一种单片晶体管，包括：Ⅲ‑Ⅴ异质结构，其设置在衬底上，所述异质结构包括设置在第二Ⅲ‑Ⅴ化合物半导体材料上的第一Ⅲ‑Ⅴ化合物半导体材料；栅极叠层，其设置在所述第一Ⅲ‑Ⅴ化合物半导体材料的沟道区域之上；以及一对源极/漏极区域，其通过所述第一Ⅲ‑Ⅴ化合物半导体材料中的尖端区域来电耦合到所述沟道区域的相对端，所述尖端区域包括两性掺杂物。

【技术特征摘要】
【国外来华专利技术】1.一种单片晶体管，包括：Ⅲ-Ⅴ异质结构，其设置在衬底上，所述异质结构包括设置在第二Ⅲ-Ⅴ化合物半导体材料上的第一Ⅲ-Ⅴ化合物半导体材料；栅极叠层，其设置在所述第一Ⅲ-Ⅴ化合物半导体材料的沟道区域之上；以及一对源极/漏极区域，其通过所述第一Ⅲ-Ⅴ化合物半导体材料中的尖端区域来电耦合到所述沟道区域的相对端，所述尖端区域包括两性掺杂物。2.如权利要求1所述的晶体管，其中：沟道区域中的多数电荷载流子是电子；以及所述两性掺杂物作为所述第一Ⅲ-Ⅴ化合物半导体材料内的供体并作为所述第二Ⅲ-Ⅴ化合物半导体材料内的受体来优先活化。3.如权利要求1所述的晶体管，其中所述第二Ⅲ-Ⅴ化合物半导体材料的副尖端区域包括与所述尖端区域的两性掺杂物的浓度相同的两性掺杂物的浓度，所述两性掺杂物在所述第一和第二Ⅲ-Ⅴ材料的异质结处增大p-n结。4.如权利要求1所述的晶体管，其中所述第一Ⅲ-Ⅴ材料从由InGaAs、InAs、GaAs、InP和InSb组成的组中选择。5.如权利要求4所述的晶体管，其中所述第二Ⅲ-Ⅴ材料从由AlSb、InP、GaSb、GaAlSb、GaAsSb、InAlAs、GaAs和AlGaAs组成的组中选择。6.如权利要求1所述的晶体管，其中所述两性掺杂物从由Si、C、Ge、Sn、Te、Se和O组成的组中选择。7.如权利要求1所述的晶体管，其中：所述第一Ⅲ-Ⅴ材料包括以下材料的两个或更多：In、Ga和As；以及所述两性掺杂物是Si或C。8.如权利要求1所述的晶体管，其中：所述一对源极/漏极区域进一步包括与所述尖端区域和所述第二Ⅲ-Ⅴ化合物半导体材料接触并与所述第二Ⅲ-Ⅴ化合物半导体材料的副源极/漏极区域接触的第三Ⅲ-Ⅴ化合物半导体；以及所述副源极/漏极区域还包括所述两性掺杂物。9.如权利要求8所述的晶体管，其中所述副源极/漏极区域包括与所述尖端区域的两性掺杂物的浓度相同的两性掺杂物的浓度，所述两性掺杂物在所述第三和第二Ⅲ-Ⅴ材料的异质结处增大p-n结。10.一种CMOS集成电路（IC），包括：硅衬底；n类型Ⅲ-Ⅴ沟道式的鳍式场效晶体管（FET），其设置在所述衬底的第一区域之上，所述Ⅲ-ⅤFET进一步包含：Ⅲ-Ⅴ异质结构鳍，其设置在所述衬底上，所述异质结构鳍包含设置在p类型Ⅲ-Ⅴ化合物半导体材料的副鳍上的第一n类型Ⅲ-Ⅴ化合物半导体材料的鳍；栅极叠层，其设置在所述鳍的沟道区域之上；一对源极/漏极区域，包括通过所述鳍的尖端区域来电耦合到所述沟道区域的相对端的第二n类型Ⅲ-Ⅴ化合物半导体材料，所述尖端区域包括两性掺杂物，并且所述尖端区域设置在也包括所述两性掺杂物的所述副鳍的副尖端区域上；以及p类型硅沟道式的FET，其设置在所述衬底的第二区域之上。11.如权利要求10所述的CMOSIC，其中：所述两性掺杂物是Si、C、Ge、Sn、Te、Se和O的至少一个，并且作为所述尖端区域内的供体并作为所述副尖端区域内的受体来优先活化；以及所述尖端区域和副尖端区域包括所述两性掺杂物的相同浓度。12.如权利要求10所述的...

【专利技术属性】
技术研发人员：JT卡瓦利罗斯，CS莫哈帕特拉，AS墨菲，W拉克马迪，MV梅茨，G德维，T加尼，HW肯内尔，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US