非易失性存储器件和非易失性存储器件的擦除方法技术

存储器单元阵列包括多个存储器块，每个存储器块具有在垂直于衬底的方向上堆叠在衬底上的多个存储器单元。行解码器电路通过多个字线连接到多个存储器单元，选择多个存储器块的第一存储器块。页面缓冲电路通过多个位线连接到多个存储器单元。在擦除操作期间，控制逻辑电路向衬底施加擦除电压，将具有第一字线电压和第二字线电压的字线电压输出到行解码器电路。在擦除操作期间，行解码器电路将第一字线电压施加到第一存储器块的每个字线，然后将第二字线电压施加到每个字线。

Erasure method for nonvolatile memory and nonvolatile memory devices

The memory unit array comprises a plurality of memory blocks, each of which has a plurality of memory units stacked on the substrate in the direction perpendicular to the substrate. A row decoder circuit is connected to a plurality of memory units through multiple word lines and selects the first memory block of a plurality of memory blocks. The page buffer circuit is connected to a plurality of memory cells by multiple bit lines. During erasure operation, the control logic circuit applies the erase voltage to the substrate, and outputs the word line voltage with the first word line voltage and the second word line voltage to the row decoder circuit. During erasure operation, the line decoder circuit applies the first word line voltage to each word line of the first memory block, and then applies the second word line voltage to each word line.

【技术实现步骤摘要】
非易失性存储器件和非易失性存储器件的擦除方法相关申请的交叉引用本申请要求于2016年6月27日向韩国知识产权局提交的韩国专利申请No.10-2016-0080280的优先权，其公开通过引用全部内并入本文。
本专利技术构思涉及非易失性存储器件和非易失性存储器件的擦除方法。
技术介绍
存储设备是指在诸如计算机、智能电话和智能平板的主机设备的控制下存储数据的设备。存储设备包括半导体存储器，特别是诸如固态驱动器(SSD)或存储卡的非易失性存储器。非易失性存储器包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器件、相变RAM(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)、铁电RAM(FRAM)等。随着半导体制造技术的发展，存储设备的集成程度和其容量不断增加。存储设备的高集成度使得可以降低制造存储设备所需的成本。然而，存储设备的高集成度引起存储设备的缩小和结构变化，从而出现各种新的问题。由于这些问题引起存储在存储设备中的数据损坏，所以存储数据的能力可能会被损坏。这可能意味着存储设备的可靠性降低。
技术实现思路
根据本专利技术构思的示例性实施例，提供如下非易失性存储器件。存储器单元阵列包括多个存储器块。多个存储器块中的每一个包括在垂直于衬底的方向上堆叠在衬底上的多个存储器单元。行解码器电路通过多个字线连接到多个存储器单元，选择多个存储器块的第一存储器块。页面缓冲电路通过多个位线连接到多个存储器单元。控制逻辑电路在擦除操作期间向衬底施加擦除电压，将具有第一字线电压和第二字线电压的字线电压输出到行解码器电路。在擦除操作期间，行解码器电路将第一字线电压施加到第一存储器块的每个字线，然后将第二字线电压施加到每个字线。根据本专利技术构思的示例性实施例，提供如下非易失性存储器件。存储器单元阵列包括多个存储器块。多个存储器块中的每一个包括在与衬底垂直的方向上堆叠在衬底上的多个存储器单元。行解码器电路通过多个字线连接到多个存储器单元，选择多个存储器块的第一存储器块。页面缓冲电路通过多个位线连接到多个存储器单元。控制逻辑电路在擦除操作期间向衬底施加擦除电压。在擦除操作期间，控制逻辑电路将擦除电压的电平增加至目标电平长达至少一个保持时间段，其中擦除电压的电平在擦除电压的电平达到目标电平之前保持恒定。在擦除操作期间，行解码器电路将字线电压施加到第一存储器块的每个字线。第一存储器块的每个字线的电压升高到高于字线电压的字线目标电平的电平，同时在至少一个保持时间期间，擦除电压的电平增加，并且每个字线的电压减小。根据本专利技术构思的示例性实施例，提供如下非易失性存储器件。非易失性存储器件包括在与衬底垂直的方向上堆叠在衬底上的多个存储器单元。在其中从存储器单元放电的电荷量逐渐增加的渐进擦除间隔(gradualeraseinterval)中以及在其中多个存储器单元中的每一个的衬底和控制栅极之间的电压差保持恒定的固定擦除间隔中，多个存储器单元被擦除。通过对衬底施加第一擦除电压以及向对多个存储器单元中的每一个的控制栅极施加第一电压和第二电压施加中的至少一个来执行对多个存储器单元的擦除，其中，第二电压大于第一电压，并且其中，施加第一电压之后施加第二电压并且向衬底施加第二擦除电压长达至少一个保持时间段，并且将字线电压施加到多个存储器单元中的每一个的控制栅极，其中，第二擦除电压保持长达至少一个保持时间段中，并且其中字线电压增加直到至少一个保持时间段中的每一个开始，并且在至少一个保持时间段中的每一个，字线电压降低。根据本专利技术构思的示例性实施例，提供如下非易失性存储器件。非易失性存储器件包括电压生成电路和在与衬底垂直的方向上堆叠在衬底上的多个存储器单元。电压生成电路生成具有第一字线电压和第二字线电压的字线电压。电压生成电路以第一容量输出第一字线电压，以第二容量输出第二字线电压。字线电压被施加到多个存储器单元的控制栅极，同时将擦除电压施加到衬底。字线电压在预定时间从第一字线电压改变到第二字线电压，同时将擦除电压施加到衬底。附图说明通过参考附图详细描述其示例性实施例，本专利技术构思的这些和其它特征将变得更加明显，其中：图1是示出了根据本专利技术构思的实施例的非易失性存储器件的框图；图2是示出了根据本专利技术构思的实施例的存储器块的电路图；图3是二维或平面存储器单元的结构的透视图；图4是参考图2描述的3D存储器单元的结构的透视图；图5示出了其中非易失性存储器件执行擦除操作的示例；图6示出了其中在每个擦除循环中施加擦除电压和字线电压的示例；图7示出了从3D存储器单元阵列的存储器单元放电(discharge)的电荷量；图8是示出了根据本专利技术构思的实施例的擦除方法的流程图；图9是示出了其中非易失性存储器件保持比临界时刻(criticaltime)长的渐进擦除间隔的方法的示例的流程图；图10示出了电压生成电路的示例；图11示出了其中通过使用由图10的电压生成电路生成的字线电压来执行擦除操作的示例；图12示出了其中当施加了第二字线电压的时刻点被改变的示例；图13是示出了电压生成电路的另一示例；图14示出了其中通过使用由图13的电压生成电路生成的字线电压来执行擦除操作的示例；图15示出了其中当施加了第二字线电压时定时被改变的示例；图16示出了其中当施加第二字线电压时定时被改变的另一示例；图17示出了其中参考图11描述的示例和参考图14描述的示例被组合的示例；图18示出了其中根据图17的方法执行擦除操作的过程；图19是示出了其中非易失性存储器件保持渐进擦除间隔长于临界时间的方法的另一示例的流程图；图20示出了其中根据图19的方法执行擦除操作的过程；图21示出了其中图14的方法和图20的方法被组合的示例；图22示出了其中根据图21的方法执行擦除操作的过程；以及图23是示出了根据本专利技术构思的实施例的存储设备的框图。具体实施方式下面将参考附图详细描述本专利技术构思的实施例，使得本专利技术构思的实施例可以容易地由本领域普通技术人员实现。图1是示出了根据本专利技术构思的实施例的非易失性存储器件110的框图。参考图1，非易失性存储器件110包括存储器单元阵列111、行解码器电路113、页缓冲电路115、通过/失败检查电路PFC、数据输入/输出电路117和控制逻辑电路119。存储器单元阵列111包括多个存储器块BLK1至BLKz。每个存储器块BLK1至BLKz包括多个存储器单元。每个存储器块BLK1至BLKz可以通过多个接地选择线GSL、多个字线WL和多个串选择线SSL连接到行解码器电路113。存储器块BLK1至BLKz中的每一个可以通过多个位线BL连接到页缓冲电路115。存储器块BLK1至BLKz可以共同连接到位线BL。存储器块BLK1至BLKz中的存储器单元可以具有相同的结构。在实施例中，存储器块BLK1至BLKz中的每一个可以是擦除操作单位。存储器单元阵列111中的存储器单元可以以存储器块为单位擦除。属于存储器块的存储器单元可以同时被擦除。本专利技术构思不限于此。例如，每个存储器块BLK1至BLKz可以被划分为多个子块。在这种情况下，多个子块中的每一个可以是擦除操作的单位。在实施例中，存储器块BLK1至BLKz中的每一个可以包括使本文档来自技高网...

【技术保护点】
一种非易失性存储器件，包括：包括多个存储器块的存储器单元阵列，所述多个存储器块中的每一个包括在与衬底垂直的方向上堆叠在衬底上的多个存储器单元；行解码器电路，通过多个字线连接到所述多个存储器单元并选择所述多个存储器块的第一存储器块；页面缓冲电路，通过多个位线连接到所述多个存储器单元；以及控制逻辑电路，用于在擦除操作期间向所述衬底施加擦除电压，并将具有第一字线电压和第二字线电压的字线电压输出到所述行解码器电路，其中，在擦除操作期间，所述行解码器电路将所述第一字线电压施加到所述第一存储器块的每个字线，然后将所述第二字线电压施加到每个字线。

【技术特征摘要】
2016.06.27 KR 10-2016-00802801.一种非易失性存储器件，包括：包括多个存储器块的存储器单元阵列，所述多个存储器块中的每一个包括在与衬底垂直的方向上堆叠在衬底上的多个存储器单元；行解码器电路，通过多个字线连接到所述多个存储器单元并选择所述多个存储器块的第一存储器块；页面缓冲电路，通过多个位线连接到所述多个存储器单元；以及控制逻辑电路，用于在擦除操作期间向所述衬底施加擦除电压，并将具有第一字线电压和第二字线电压的字线电压输出到所述行解码器电路，其中，在擦除操作期间，所述行解码器电路将所述第一字线电压施加到所述第一存储器块的每个字线，然后将所述第二字线电压施加到每个字线。2.如权利要求1所述的非易失性存储器件，其中，所述控制逻辑电路包括输出所述字线电压的电压生成电路，其中，所述第一字线电压被以第一容量施加到所述第一存储器块的每个字线，其中，所述第二字线电压被以第二容量施加到所述第一存储器块的每个字线，以及其中，所述第一容量大于所述第二容量。3.如权利要求1所述的非易失性存储器件，其中，所述第一字线电压在其中所述擦除电压的电平增加的间隔被施加，以及其中，所述第二字线电压在其中所述擦除电压具有其目标电平的间隔被施加。4.如权利要求1所述的非易失性存储器件，其中，所述第一字线电压是从所述非易失性存储器件的外部提供的全局接地电压，以及其中，所述第二字线电压是从所述控制逻辑电路生成的电压。5.如权利要求4所述的非易失性存储器件，其中，所述第二字线电压是比所述第一字线电压高的正电压。6.如权利要求4所述的非易失性存储器件，其中，施加所述第一字线电压直到所述擦除电压的电平升高到比所述擦除电压的目标电平低的中间电平，以及其中，当所述擦除电压的电平从所述中间电平升高到所述目标电平并且保持所述目标电平时，施加所述第二字线电压。7.如权利要求6所述的非易失性存储器件，其中，所述目标电平是可调节的。8.如权利要求1所述的非易失性存储器件，其中，所述第一字线电压和所述第二字线电压是相同的正电压。9.如权利要求8所述的非易失性存储器件，其中，当所述擦除电压增加到目标电平时施加所述第一字线电压，以及其中，当所述擦除电压保持在所述目标电平时施加所述第二字线电压。10.如权利要求8所述的非易失性存储器件，其中，当所述擦除电压增加到目标电平时施加所述第一字线电压，其中，在所述擦除电压达到所述目标电平之后，也施加所述第一字线电压长达预定时间，其中，在所述预定时间之后并且当所述擦除电压保持在所述目标电平时施加所述第二字线电压。11.如权利要求2所述的非易失性存储器件，其中，所述第一字线电压是从所述非易失性存储器件的外部施加的全局接地电压，其中，所述第二字线电压是从所述控制逻辑电路生成的正电压，其中，所述电压生成电路还生成具有第三容量的第三字线电压，其中，在擦除操作期间，所述控制逻辑电路分别将所述第二字线电压和所述第二容量调整为所述第三字线电压和所述第三容量。12.如权利要求11所述的非易失性存储器件，其中，施加所述第一字线电压直到所述擦除电压升高到低于所述擦除电压的目标电平的中间电平，以及其中，施加所述第二字线电压直到所述擦除电压升高到所述目标电平，其中，在所述擦除电压保持在所述目标电平时施加所述第三字线电压。13.如权利要求1所述的非易失性存储器件，其中，所述擦除操作包括多个擦除循环，所述多个擦除循环中的每...

【专利技术属性】
技术研发人员：韩煜基，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR