用于延迟锁相环的单端负反馈电荷泵制造技术

本发明专利技术涉及集成电路领域，为能够抑制电流失配问题，提升输出稳定性。本发明专利技术采用的技术方案是，用于延迟锁相环的单端负反馈电荷泵，结构是，两个PMOS管M1和M2的源极接电源vdd漏极相连，M2的栅极接地，M1的栅极接最后的输出Vctrl，PMOS管M5、M6的源极接M1漏极，栅极相连，栅极电压Vbias为0.8V，M5和M6的漏极分别接NMOS管M3、M4的漏极，M3和M4的栅极分别输入DN和UP信号，源极相连，并连接到NMOS管M12、M13、M14的栅极，其中M13栅漏相连，M14、M12的漏极分别接M3、M4的漏极。本发明专利技术主要应用于集成电路设计制造场合。

【技术实现步骤摘要】
用于延迟锁相环的单端负反馈电荷泵
本专利技术涉及集成电路领域，尤其涉及应用高速时钟并且规模较大的电路中，以迎合片内时钟精确同步的需求。具体讲,涉及用于延迟锁相环的单端负反馈电荷泵。
技术介绍
电荷泵是延迟锁相环的重要部分，传统模拟延迟锁相环如附图说明部分的图一所示，参考时钟通过压控延迟线获得相位延迟并输出，参考时钟和输出时钟同时输入到鉴频鉴相器，鉴频鉴相器输出的UP和DN信号送到电荷泵，电荷泵输出端缀一个电容C，输出电压Vctrl，Vctrl输入到压控延迟线。电荷泵的作用是把鉴频鉴相器产生的UP和DN信号转化为一个模拟电压信号。传统的单端电荷泵连同低通滤波器如图2所示，一个由前述的UP信号控制的开关，其一端连电压源vdd，另一端连电流源IUP，电流源的另一端连另一个电流源IDN，IDN的另一端接开关，开关由前述的DN信号控制，开关的另一端接地，两个电流源之间接电容作为低通滤波器，最后输出Vctrl。两个电流源IDN和IUP电流相等。当UP信号为高电平，DN信号为低电平时，上开关打开，下开关关闭，电荷泵的输出节点充电，电压升高；反之，输出节点放电，电压降低；而若UP和DN都为高电平或低电平时，输出节点不发生充放电，电压保持不变。影响电荷泵性能的非理想因素有很多，其中上下两个电流源的失配是极为重要的因素。因为当UP和DN信号都为高电平时，两个电流源的差值会对输出节点充放电，导致Vctrl改变。传统的单端电荷泵无法很好的抑制电流源失配。
技术实现思路
为克服现有技术的不足，本专利技术旨在提出一种新的单端负反馈电荷泵，能够抑制电流失配问题，提升输出稳定性。本专利技术采用的技术方案是，用于延迟锁相环的单端负反馈电荷泵，结构是，两个PMOS管M1和M2的源极接电源vdd漏极相连，M2的栅极接地，M1的栅极接最后的输出Vctrl，PMOS管M5、M6的源极接M1漏极，栅极相连，栅极电压Vbias为0.8V，M5和M6的漏极分别接NMOS管M3、M4的漏极，M3和M4的栅极分别输入DN和UP信号，源极相连，并连接到NMOS管M12、M13、M14的栅极，其中M13栅漏相连，M14、M12的漏极分别接M3、M4的漏极，M12、M13、M14的源极相连并连接到NMOS管M16、M17的漏极，M17的栅极接电源vdd，M16的栅极接输出端Vctrl，二者的源极接地；PMOS管M7、M8的源极接电源vdd，栅极相连，并和M8的漏极相连，再接NMOS管M3的漏极，NMOS管M15栅漏相连并与M7的漏极相连，M15的源极接地；PMOS管M9、M10源极接电源vdd，栅极相连并与M9的漏极相连，再接M4的漏极，M10的漏极接NMOS管M11的漏极，M11的栅极接M15的栅极，源极接地；M11的漏极通过一个40fF的电容接地；M11的漏极即为输出端，前述的两个PMOS管M5、M6和两个NMOS管M3、M4组成了差分放大器，两个PMOS管的偏置电压是0.8V，当UP信号为高电平时，M4导通，由M9、M10组成的电流镜被激活，M10的电流为输出节点的电容充电，输出电压升高；当DN信号为高电平时，M3导通，由M7、M8、M15、M11组成的电流镜被激活，M11的电流使输出节点的电容放电，输出电压降低。在一个实例中，各MOS管的沟道长都是0.18um，M1、M2的沟道宽为5um，M3沟道宽为3.25um，M4沟道宽为6.5um，M5沟道宽为0.69um，M6沟道宽为3.5um，M7沟道宽为0.5um，M8沟道宽为0.28um，M9沟道宽为0.25um，M10沟道宽为0.22um，M11沟道宽为1.13um，M12沟道宽为3.25um，M13沟道宽7.25um，M14沟道宽为1.8um，M15沟道宽为3.5um，M16沟道宽为15um，M17沟道宽为15um。挂在电荷泵输出节点从而作为低通滤波器的电容40fF。当输出电压Vctrl升高，反馈管M1的栅源电压降低，电路中电容的充电电流即前述传统电荷泵中的UP端电流IUP降低；同时，Vctrl的升高还会导致M16的栅源电压升高，使放电电流即前述传统电荷泵的DN端电流IDN升高，反之同理；合理的设计各MOS管的尺寸，将IUP和IDN设定为需要的值并使二者相等。本专利技术的特点及有益效果是：本专利技术是为延迟锁相环设计的电荷泵结构，能通过上下两个反馈支路调控充放电电流源的值，使其在对应的开关都打开时能够更理想的对等，从而使输出节点电压能够保持不变。把这种结构应用在延迟锁相环中时，能够更稳定的调控压控振荡器的输出频率，从而减小输出方波的时间抖动。总之，本专利技术通过负反馈方法抑制了传统电荷泵的电流失配问题，从而使使用了该电荷泵的延迟锁相环更稳定的实现功能，减弱输出波形的时间抖动。附图说明：图1传统模拟延迟锁相环的结构。图2传统电荷泵与低通滤波器。图3提出的电荷泵结构。具体实施方式本专利技术提出的新的电荷泵结构如图三所示：两个PMOS管M1和M2的源极接电源vdd漏极相连，M2的栅极接地，M1的栅极接最后的输出Vctrl。PMOS管M5、M6的源极接M1漏极，栅极相连，栅极电压Vbias为0.8V，M5和M6的漏极分别接NMOS管M3、M4的漏极，M3和M4的栅极分别输入DN和UP信号，源极相连，并连接到NMOS管M12、M13、M14的栅极，其中M13栅漏相连，M14、M12的漏极分别接M3、M4的漏极，M12、M13、M14的源极相连并连接到NMOS管M16、M17的漏极，M17的栅极接电源vdd，M16的栅极接输出端Vctrl，二者的源极接地。PMOS管M7、M8的源极接电源vdd，栅极相连，并和M8的漏极相连，再接NMOS管M3的漏极，NMOS管M15栅漏相连并与M7的漏极相连，M15的源极接地。PMOS管M9、M10源极接电源vdd，栅极相连并与M9的漏极相连，再接M4的漏极，M10的漏极接NMOS管M11的漏极，M11的栅极接M15的栅极，源极接地。M11的漏极通过一个40fF的电容接地。M11的漏极即为输出端。前述的两个PMOS管M5、M6和两个NMOS管M3、M4组成了差分放大器，两个PMOS管的偏置电压是0.8V。当UP信号为高电平时，M4导通，由M9、M10组成的电流镜被激活，M10的电流为输出节点的电容充电，输出电压升高；当DN信号为高电平时，M3导通，由M7、M8、M15、M11组成的电流镜被激活，M11的电流使输出节点的电容放电，输出电压降低。当输出电压Vctrl升高，反馈管M1的栅源电压降低，电路中电容的充电电流即前述传统电荷泵中的IUP降低。同时，Vctrl的升高还会导致M16的栅源电压升高，使放电电流即前述传统电荷泵的IDN升高。反之同理。合理的设计各MOS管的尺寸，可以将IUP和IDN设定为需要的值并使二者相等。本专利技术是为延迟锁相环设计的电荷泵结构，能通过上下两个反馈支路调控充放电电流源的值，使其在对应的开关都打开时能够更理想的对等，从而使输出节点电压能够保持不变。把这种结构应用在延迟锁相环中时，能够更稳定的调控压控振荡器的输出频率，从而减小输出方波的时间抖动。挂在电荷泵输出节点从而作为低通滤波器的电容可以小一些，例如本专利技术一个实例中应用的40fF，除了能使输出节点的电压变化更快，从而使延本文档来自技高网...

【技术保护点】
一种用于延迟锁相环的单端负反馈电荷泵，其特征是，结构是，两个PMOS管M1和M2的源极接电源vdd漏极相连，M2的栅极接地，M1的栅极接最后的输出Vctrl，PMOS管M5、M6的源极接M1漏极，栅极相连，栅极电压Vbias为0.8V，M5和M6的漏极分别接NMOS管M3、M4的漏极，M3和M4的栅极分别输入DN和UP信号，源极相连，并连接到NMOS管M12、M13、M14的栅极，其中M13栅漏相连，M14、M12的漏极分别接M3、M4的漏极，M12、M13、M14的源极相连并连接到NMOS管M16、M17的漏极，M17的栅极接电源vdd，M16的栅极接输出端Vctrl，二者的源极接地；PMOS管M7、M8的源极接电源vdd，栅极相连，并和M8的漏极相连，再接NMOS管M3的漏极，NMOS管M15栅漏相连并与M7的漏极相连，M15的源极接地；PMOS管M9、M10源极接电源vdd，栅极相连并与M9的漏极相连，再接M4的漏极，M10的漏极接NMOS管M11的漏极，M11的栅极接M15的栅极，源极接地；M11的漏极通过一个40fF的电容接地；M11的漏极即为输出端，前述的两个PMOS管M5、M6和两个NMOS管M3、M4组成了差分放大器，两个PMOS管的偏置电压是0.8V，当UP信号为高电平时，M4导通，由M9、M10组成的电流镜被激活，M10的电流为输出节点的电容充电，输出电压升高；当DN信号为高电平时，M3导通，由M7、M8、M15、M11组成的电流镜被激活，M11的电流使输出节点的电容放电，输出电压降低。...

【技术特征摘要】
1.一种用于延迟锁相环的单端负反馈电荷泵，其特征是，结构是，两个PMOS管M1和M2的源极接电源vdd漏极相连，M2的栅极接地，M1的栅极接最后的输出Vctrl，PMOS管M5、M6的源极接M1漏极，栅极相连，栅极电压Vbias为0.8V，M5和M6的漏极分别接NMOS管M3、M4的漏极，M3和M4的栅极分别输入DN和UP信号，源极相连，并连接到NMOS管M12、M13、M14的栅极，其中M13栅漏相连，M14、M12的漏极分别接M3、M4的漏极，M12、M13、M14的源极相连并连接到NMOS管M16、M17的漏极，M17的栅极接电源vdd，M16的栅极接输出端Vctrl，二者的源极接地；PMOS管M7、M8的源极接电源vdd，栅极相连，并和M8的漏极相连，再接NMOS管M3的漏极，NMOS管M15栅漏相连并与M7的漏极相连，M15的源极接地；PMOS管M9、M10源极接电源vdd，栅极相连并与M9的漏极相连，再接M4的漏极，M10的漏极接NMOS管M11的漏极，M11的栅极接M15的栅极，源极接地；M11的漏极通过一个40fF的电容接地；M11的漏极即为输出端，前述的两个PMOS管M5、M6和两个NMOS管M3、M4组成了差分放大器，两个PMOS管的偏置电压是0.8V，当UP信号为高电平时，M4导通，由M9、M10组成的电流镜被激活，M10的电流为输出...

【专利技术属性】
技术研发人员：徐江涛，赵希阳，高静，史再峰，聂凯明，
申请(专利权)人：天津大学，
类型：发明
国别省市：天津,12