一种数模转换器的时序矫正数字电路制造技术

本实用新型专利技术涉及一种数模转换器的时序矫正数字电路，所述电路上设有鉴相器反馈相位值输入端、延时步长输入端、目标相位值设定端、手动/自动模式的切换端口、相位滞后设定端、相位超前设定端、实际相位值输出端、延时步长输出端、实际相位滞后输出端、实际相位超前输出端、锁定相位输出端和丢失相位输出端，电路具体包括译码器、相位值比较器、相位符号比较器、内部状态机、粗调模块、细调模块、找中间步长模块、追踪相位模块和多个寄存器。采用本时序矫正数字电路对DAC芯片的数字域时钟进行矫正，并结合鉴相器来反馈实时相位信息，电路自动地进行延时步长值调整，最终把数字域时钟的相位调整到目标相位值，完成DAC芯片的时序的矫正。

A digital circuit for time series correction of a digital to analog converter

The utility model relates to a timing correction of digital to analog converter digital circuit, the circuit is provided with a discriminator feedback phase value input, delay step input, the target value setting phase end, manual / automatic mode switch port, the phase lag phase lead terminal, set set, the actual value of the output end of the phase, time delay step output and actual output, the actual phase lag phase lead output, output and loss of phase locked phase output circuit includes a decoder, phase comparator, phase comparator, symbol value of internal state machine and a coarse tuning module, module, module, find the middle step phase tracking module and a plurality of registers. The digital clock timing domain correction digital circuit of DAC chip is corrected, and combined with the phase detector to real-time feedback phase information, circuit automatically delay step value adjustment, the phase adjustment to the target value of the digital clock phase domain, the DAC chip timing correction.

【技术实现步骤摘要】
一种数模转换器的时序矫正数字电路
本技术涉及数字集成电路设计
，具体地说是涉及数模转换器的内部时钟时序矫正数字电路。
技术介绍
数模转换器即DAC（Digital-to-AnalogConverter）为混合信号芯片，内部同时拥有数字域时钟与模拟域时钟。超高速DAC芯片广泛应用于雷达、电子对抗及高速通信等电子系统中，由于这些电子系统需要较高的灵敏度要求，因此这就对芯片设计时对芯片内部自身的时序控制提出了较高要求，同时对芯片应用时的外部时钟及数据的相对时序关系也提出了较高要求。DAC芯片设计的重点和难点在于其数字域时钟与模拟域时钟之间的时序校正，在高速DAC芯片中，时序的问题显得尤为突出，时序在很大程度上决定了DAC芯片的性能，然而由于生产工艺以及电压、温度等外部因素的影响，DAC芯片的数字域时钟与模拟域时钟之间的时序关系经常发生变化，这就需要对时序进行校正，使DAC芯片的内部时序得到优化，以增加芯片的稳定可靠性，同时也需要追踪并校正由于环境影响而产生的时钟歪斜、时钟抖动等时序问题。
技术实现思路
本技术的目的在于提供一种数模转换器的时序矫正数字电路，应用于DAC芯片的内部时序矫正控制，相对于传统的调整时序的方法来说，可明显提高系统的灵活性、抗干扰性和准确性。为了实现上述目的，本技术采用的技术方案为，一种数模转换器的时序矫正数字电路，所述电路上设有鉴相器反馈相位值输入端、延时步长输入端、目标相位值设定端、手动/自动模式的切换端口、相位滞后设定端、相位超前设定端、实际相位值输出端、延时步长输出端、实际相位滞后输出端、实际相位超前输出端、锁定相位输出端和丢失相位输出端，所述电路包括译码器、相位值比较器、相位符号比较器、内部状态机、粗调模块、细调模块、找中间步长模块、追踪相位模块和多个寄存器，所述鉴相器反馈相位值输入端连接译码器的输入端，译码器通过寄存器连接相位符号比较器的输入端，相位滞后设定端、相位超前设定端均连接相位符号比较器的输入端，相位符号比较器的输出端为实际相位滞后输出端、实际相位超前输出端，目标相位值设定端连接相位值比较器的输入端，相位值比较器的输出端为实际相位值输出端，相位值比较器的输出端连接相位符号比较器的输入端，相位值比较器的相位值一致输出端和相位符号比较器的符号一致输出端通过二输入与门连接找中间步长模块的使能端，延时步长输入端通过寄存器分别连接第一二选一数据选择器和第二二选一数据选择器的输入端，第二二选一数据选择器的输出端为延时步长输出端，手动/自动模式的切换端口连接第二二选一数据选择器的输出选择端，相位值比较器的实际相位变化输出端连接追踪相位模块的输入端，找中间步长模块的中间步长输出端和锁定相位使能输出端均连接追踪相位模块的输入端，相位值比较器的粗调使能输出端连接粗调模块的使能端，相位值比较器的细调使能输出端连接细调模块的使能端，第一二选一数据选择器的输出端通过寄存器连接找中间步长模块的输入端，第一二选一数据选择器的输出端分别连接粗调模块和细调模块的输入端，相位值比较器的相位值一致输出端连接设置在第一二选一数据选择器和找中间步长模块之间的寄存器使能端，内部状态机的初次搜索设定端连接第一二选一数据选择器的输出选择端，粗调模块和细调模块的输出端连接第三二选一数据选择器的输入端，相位值比较器的粗调使能输出端连接输出选择端，第三二选一数据选择器的输出端连接第一二选一数据选择器的输入端和三选一数据选择器的输入端，找中间步长模块的中间步长输出端和追踪相位模块的追踪阶段步长输出端均连接三选一数据选择器的输入端，内部状态机的输出选择条件设定端连接三选一数据选择器的输出选择端，三选一数据选择器的输出端连接第二二选一数据选择器的输入端，追踪相位模块的丢失相位使能输出端连接一寄存器的使能端，该寄存器的输出端为丢失相位输出端，丢失相位输出端取反之后与找中间步长模块的锁定相位使能输出端通过二输入与门连接另一寄存器的使能端，该寄存器的输出端为锁定相位输出端。作为本技术的一种改进，所述时序矫正数字电路上还设有工作时钟设定端和复位端，通过工作时钟设定端接收工作时钟信号，通过复位端接收复位信号，所述工作时钟设定端和复位端分别连接译码器、相位值比较器、相位符号比较器、粗调模块、细调模块、找中间步长模块、追踪相位模块和所有寄存器的工作时钟端和复位端。作为本技术的一种改进，所述延时步长输入端和延时步长输出端的延时步长值调整范围为0-432步，所述目标相位值设定端设定的目标相位值、鉴相器反馈相位值输入端输入的反馈相位值和实际相位值输出端输出的实际相位值的范围均为0-16。作为本技术的一种改进，所述时序矫正数字电路具有手动模式和自动模式两种矫正工作模式，并且两种矫正工作模式通过手动/自动模式的切换端口进行切换调整，所述时序矫正数字电路能够根据鉴相器反馈相位值输入端输入的需要矫正时序的信号的实时相位信息，手动/自动地进行延时步长值调整操作，最终把需要矫正时序的信号的相位值调整到想要的位置（即目标相位值设定端预先设定的目标相位值），完成该信号的时序矫正。作为本技术的一种改进，当时序矫正数字电路工作于手动模式时，延时步长输出端输出的延时步长值与延时步长输入端设定的延时步长值保持一致。作为本技术的一种改进，所述时序矫正数字电路工作在自动模式下，其调整延时步长值的方式包括粗调和细调两种，其中，使用粗调方式时时序矫正数字电路每次调整16步延时步长值，使用细调方式时时序矫正数字电路每次调整1步延时步长值。作为本技术的一种改进，所述时序矫正数字电路工作在自动模式下的任意阶段和任意状态下时，一旦通过手动/自动模式的切换端口切换到手动模式时，时序矫正数字电路的自动模式会立即停止，此时延时步长输出端输出的延时步长值与延时步长输入端设定的延时步长值保持一致；而当时序矫正数字电路工作在手动模式下时，一旦通过手动/自动模式的切换端口切换到自动模式时，时序矫正数字电路则先进入搜索阶段，此时延时步长输入端设定的延时步长值作为搜索阶段的初始歩长值。相对于现有技术，本技术的优点如下，本时序矫正数字电路的整体结构设计巧妙，易于实现及使用，且成本低，通过本时序矫正数字电路来手动或自动地进行需要矫正时序的信号的实时相位所对应的延时步长值进行调整，并通过鉴相器来反馈与延时步长值相对应的实时相位信息，最终把需要矫正时序的信号的实时相位调整到想要的位置，以完成DAC芯片的内部时钟时序矫正。所采用的时序矫正数字电路具有手动模式和自动模式两种矫正工作模式，并且两种矫正工作模式通过该电路的手动/自动模式的切换端口进行切换调整，手动模式的矫正工作模式下，电路的延时步长输出端直接输出延时步长输入端的延时步长值，可直接用来调整需要矫正时序的信号的实时相位，自动模式的矫正工作模式下，先启用搜索阶段，电路自动调节延时步长值来改变需要矫正时序的信号的实时相位到目标相位，并在搜索阶段完成后，会进入追踪阶段，电路自动监测被测信号的实时相位信息，并在被测信号的实时相位发生改变时自动进行调整延时步长值以找回目标相位，并在未找回目标相位时，通过显示器输出显示丢失相位，需人工手动切换为手动模式进行延时步长值调整或者进行复位以重新开启自动模式进行延时本文档来自技高网...

【技术保护点】
一种数模转换器的时序矫正数字电路，其特征在于：所述电路上设有鉴相器反馈相位值输入端、延时步长输入端、目标相位值设定端、手动/自动模式的切换端口、相位滞后设定端、相位超前设定端、实际相位值输出端、延时步长输出端、实际相位滞后输出端、实际相位超前输出端、锁定相位输出端和丢失相位输出端，所述电路包括译码器、相位值比较器、相位符号比较器、内部状态机、粗调模块、细调模块、找中间步长模块、追踪相位模块和多个寄存器；所述鉴相器反馈相位值输入端连接译码器的输入端，译码器通过寄存器连接相位符号比较器的输入端，相位滞后设定端、相位超前设定端均连接相位符号比较器的输入端，相位符号比较器的输出端为实际相位滞后输出端、实际相位超前输出端，目标相位值设定端连接相位值比较器的输入端，相位值比较器的输出端为实际相位值输出端，相位值比较器的输出端连接相位符号比较器的输入端，相位值比较器的相位值一致输出端和相位符号比较器的符号一致输出端通过二输入与门连接找中间步长模块的使能端，延时步长输入端通过寄存器分别连接第一二选一数据选择器和第二二选一数据选择器的输入端，第二二选一数据选择器的输出端为延时步长输出端，手动/自动模式的切换端口连接第二二选一数据选择器的输出选择端，相位值比较器的实际相位变化输出端连接追踪相位模块的输入端，找中间步长模块的中间步长输出端和锁定相位使能输出端均连接追踪相位模块的输入端，相位值比较器的粗调使能输出端连接粗调模块的使能端，相位值比较器的细调使能输出端连接细调模块的使能端，第一二选一数据选择器的输出端通过寄存器连接找中间步长模块的输入端，第一二选一数据选择器的输出端分别连接粗调模块和细调模块的输入端，相位值比较器的相位值一致输出端连接设置在第一二选一数据选择器和找中间步长模块之间的寄存器使能端，内部状态机的初次搜索设定端连接第一二选一数据选择器的输出选择端，粗调模块和细调模块的输出端连接第三二选一数据选择器的输入端，相位值比较器的粗调使能输出端连接输出选择端，第三二选一数据选择器的输出端连接第一二选一数据选择器的输入端和三选一数据选择器的输入端，找中间步长模块的中间步长输出端和追踪相位模块的追踪阶段步长输出端均连接三选一数据选择器的输入端，内部状态机的输出选择条件设定端连接三选一数据选择器的输出选择端，三选一数据选择器的输出端连接第二二选一数据选择器的输入端，追踪相位模块的丢失相位使能输出端连接一寄存器的使能端，该寄存器的输出端为丢失相位输出端，丢失相位输出端取反之后与找中间步长模块的锁定相位使能输出端通过二输入与门连接另一寄存器的使能端，该寄存器的输出端为锁定相位输出端。...

【技术特征摘要】
1.一种数模转换器的时序矫正数字电路，其特征在于：所述电路上设有鉴相器反馈相位值输入端、延时步长输入端、目标相位值设定端、手动/自动模式的切换端口、相位滞后设定端、相位超前设定端、实际相位值输出端、延时步长输出端、实际相位滞后输出端、实际相位超前输出端、锁定相位输出端和丢失相位输出端，所述电路包括译码器、相位值比较器、相位符号比较器、内部状态机、粗调模块、细调模块、找中间步长模块、追踪相位模块和多个寄存器；所述鉴相器反馈相位值输入端连接译码器的输入端，译码器通过寄存器连接相位符号比较器的输入端，相位滞后设定端、相位超前设定端均连接相位符号比较器的输入端，相位符号比较器的输出端为实际相位滞后输出端、实际相位超前输出端，目标相位值设定端连接相位值比较器的输入端，相位值比较器的输出端为实际相位值输出端，相位值比较器的输出端连接相位符号比较器的输入端，相位值比较器的相位值一致输出端和相位符号比较器的符号一致输出端通过二输入与门连接找中间步长模块的使能端，延时步长输入端通过寄存器分别连接第一二选一数据选择器和第二二选一数据选择器的输入端，第二二选一数据选择器的输出端为延时步长输出端，手动/自动模式的切换端口连接第二二选一数据选择器的输出选择端，相位值比较器的实际相位变化输出端连接追踪相位模块的输入端，找中间步长模块的中间步长输出端和锁定相位使能输出端均连接追踪相位模块的输入端，相位值比较器的粗调使能输出端连接粗调模块的使能端，相位值比较器的细调使能输出端连接细调模块的使能端，第一二选一数据选择器的输出端通过寄存器连接找中间步长模块的输入端，第一二选一数据选择器的输出端分别连接粗调模块和细调模块的输入端，相位值比较器的相位值一致输出端连接设置在第一二选一数据选择器和找中间步长模块之间的寄存器使能端，内部状态机的初次搜索设定端连接第一二选一数据选择器的输出选择端，粗调模块和细调模块的输出端连接第三二选一数据选择器的输入端，相位值比较器的粗调使能输出端连接输出选择端，第三二选一数据选择器的输出端连接第一二选一数据选择器的输入端和三选一数据选择器的输入端，找中间步长模块的中间步长输出端和追踪相位模块的追踪阶段步长输出端均连接三选一数据选择器的输入端，内部状态机的输出选择条件设定端连接三选一数据选择器的输出选择端，三选一数据选择器的输出端连接第二二选一数据选择器的输入端，追踪相位模块的丢失相位使能输出端连接一寄存器的使能端，该寄存器的输出端为丢失相位输出端...

【专利技术属性】
技术研发人员：张若平，张东亮，
申请(专利权)人：南京德睿智芯电子科技有限公司，
类型：新型
国别省市：江苏,32