半导体装置的形成方法制造方法及图纸

一种半导体装置的形成方法，包括形成第一绝缘层于基板上，第一绝缘层具有非平坦(non‑planar)的顶表面，且第一绝缘层具有第一蚀刻速率。上述方法亦包括形成第二绝缘层于第一绝缘层上，第二绝缘层具有非平坦的顶表面，且第二绝缘层具有第二蚀刻速率，上述第二蚀刻速率大于上述第一蚀刻速率。上述方法亦包括研磨第二绝缘层以移除部分的第二绝缘层，以及非选择性地凹蚀第一绝缘层及第二绝缘层。

【技术实现步骤摘要】
半导体装置的形成方法
本公开涉及一种半导体装置的形成方法，且特别涉及一种形成多层掩模(multi-layermask)的方法。
技术介绍
集成电路的制造通常包括多个光微影工艺。随着集成电路的尺寸大幅缩小，需要更严格地控制集成电路的临界尺寸。临界尺寸为晶片中晶体管的栅极电极的最小宽度。可参照上述临界尺寸形成金属层。在传统的工艺中为了控制临界尺寸(其基本上控制了所形成的特征的尺寸)，于晶片上会形成三层掩模(tri-layermask)。上述三层掩模包括底层、底层上的中间层、以及中间层上的光致抗蚀剂。使用光微影光掩模曝光上述光致抗蚀剂，上述光微影光掩模包括不透光的图案及透光的图案。接着，经由显影步骤图案化上述光致抗蚀剂。图案化的光致抗蚀剂被用来充当上述中间层的蚀刻掩模。接着，图案化的中间层被用来充当蚀刻上述底层的蚀刻掩模。图案化的底层被用来充当蚀刻其下方膜层的蚀刻掩模。
技术实现思路
本公开包括一种半导体装置的形成方法，其包括形成第一绝缘层于基板之上，上述第一绝缘层具有非平坦的顶表面，上述第一绝缘层具有第一蚀刻速率；形成第二绝缘层于第一绝缘层上，上述第二绝缘层具有非平坦的顶表面，上述第二绝缘层具有第二蚀刻速率，上述第二蚀刻速率大于第一蚀刻速率；研磨第二绝缘层，上述的研磨步骤移除了部分的第二绝缘层；以及非选择性地凹蚀第一绝缘层及第二绝缘层。本公开亦包括一种半导体装置的形成方法，其包括形成目标结构于基板上；形成第一富碳层于上述目标结构之上，上述第一富碳层具有第一蚀刻速率；对第一富碳层进行退火处理；形成绝缘层于第一富碳层之上，上述绝缘层具有第二蚀刻速率，上述第二蚀刻速率大于第一蚀刻速率；对上述绝缘层进行退火处理；研磨上述绝缘层直到至少露出部分的上述第一富碳层；以及非选择性地蚀刻上述第一富碳层及绝缘层。本公开亦包括一种半导体装置的形成方法，其包括以第一旋涂碳材料(SOC)涂布基板，上述第一旋涂碳材料具有非平坦的顶表面；在上述第一旋涂碳材料上进行第一退火工艺；形成绝缘层于第一旋涂碳材料上，上述绝缘层具有非平坦的顶表面；在上述绝缘层上进行第二退火工艺；在上述绝缘层上进行化学机械研磨工艺，在上述化学机械研磨工艺之后，至少部分的绝缘层残留于第一旋涂碳材料之上；以及非选择性地薄化上述第一旋涂碳材料以及绝缘层以形成薄化的第一旋涂碳材料，上述薄化的第一旋涂碳材料具有平坦的顶表面。附图说明以下将配合所附附图详述本公开的各面向。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可能任意地放大或缩小元件的尺寸，以清楚地表现出本公开的特征。图1A-图1E是根据本公开的一些实施例绘示出形成多层掩模时的各个处理步骤的剖面图。图2为根据本公开的一些实施例所绘示的形成多层掩模的方法的流程图。图3A-图3F是根据本公开的一些实施例绘示出形成多层掩模时的各个处理步骤的剖面图。图4为根据本公开的一些实施例所绘示的形成多层掩模的方法的流程图。附图标记说明：100、300～半导体结构101～基底层103～目标结构105～基板107～有源及/或无源装置109～互连结构111～元件113～凹口115～多层掩模的底层117～绝缘层119～第一中间层121～第二中间层123～顶层125～多层掩模层200、400～方法201、203、205、207、209、211、213、215、401、403、405、407、409、411、413、415、417～步骤301～蚀刻停止层具体实施方式以下公开许多不同的实施方法或是例子来实行本公开的不同特征，以下描述具体的元件及其排列的实施例以阐述本公开。当然这些实施例仅用以例示，且不该以此限定本公开的范围。例如，在说明书中提到第一特征形成于第二特征之上，其包括第一特征与第二特征是直接接触的实施例，另外也包括于第一特征与第二特征之间另外有其他特征的实施例，亦即，第一特征与第二特征并非直接接触。此外，在不同实施例中可能使用重复的标号或标示，这些重复仅为了简单清楚地叙述本公开，不代表所讨论的不同实施例及/或结构之间有特定的关系。此外，其中可能用到与空间相关用词，例如“在…下方”、“下方”、“较低的”、“上方”、“较高的”及类似的用词，这些空间相关用词是为了便于描述图示中一个(些)元件或特征与另一个(些)元件或特征之间的关系，这些空间相关用词包括使用中或操作中的装置的不同方位，以及附图中所描述的方位。装置可能被转向不同方位(旋转90度或其他方位)，则其中使用的空间相关形容词也可相同地照着解释。将以具体的脉络来描述实施例，亦即半导体结构的多层掩模以及其形成方法。特别地，将于此处描述一种平坦化多层掩模的底层的方法。于此处所描述的实施例并非限定于平坦化多层掩模的底层，其亦可用来平坦化半导体结构的其他膜层。图1A-图1E是根据本公开的一些实施例绘示出形成多层掩模时的各个处理步骤的剖面图。请参照图1A，其绘示出半导体结构100的一部分。半导体结构100可为制造集成电路时的中间结构(intermediatestructure)。在一些实施例中，半导体结构100可包括基底层101及基底层101上的目标结构103。在一些实施例中，目标结构103包括多个具有不规则间距(irregularspacings)的元件111，使得基底层101上的元件111的密度不均匀。在所描绘的实施例中，元件111具有相同的宽度及高度。在替代的实施例中，元件111可具有不同的宽度及/或不同的高度。相应地，半导体结构100亦可称为形貌半导体结构(topographicsemiconductorstructure)100。如后文将更详述的内容，多层掩模(于图1A中并未绘示，请参照图1E中的多层掩模125)形成于目标结构103之上。在一些实施例中，基底层101可包括基板105。举例而言，基板105可包括掺杂或未掺杂的块状硅(bulksilicon)或绝缘层上半导体(semiconductor-on-insulator，简称SOI)基板的有源层。普遍而言，绝缘层上半导体基板包括一层形成于绝缘层上的半导体材料(例如:硅)。举例而言，上述绝缘层可为埋藏氧化物层(buriedoxidelayer，简称BOXlayer)或氧化硅层。提供上述绝缘层于基板(例如:硅或玻璃基板)上。作为替代方案，基板105可包括其他元素半导体(例如:锗)、化合物半导体(包括碳化硅(siliconcarbide)、砷化镓(galliumarsenic)、磷化镓(galliumphosphide)、磷化铟(indiumphosphide)、砷化铟(indiumarsenide)、及/或锑化铟(indiumantimonide))、合金半导体(包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP)或上述的组合。亦可使用其他基板，例如:多层(multi-layered)基板或梯度(gradient)基板。在一些实施例中，形成一或多个有源及/或无源装置107(如图1A所绘示的单一晶体管)于基板105之上。上述的一或多个有源及/或无源装置107可包括各种N型金属氧化物半导体导体(NMOS)及/或P型金属氧化物半导体导体(PMOS)装置，本文档来自技高网...

【技术保护点】
一种半导体装置的形成方法，包括:形成一第一绝缘层于一基板上，该第一绝缘层具有非平坦(non‑planar)的顶表面，该第一绝缘层具有一第一蚀刻速率；形成一第二绝缘层于该第一绝缘层上，该第二绝缘层具有非平坦的顶表面，该第二绝缘层具有一第二蚀刻速率且该第二蚀刻速率大于该第一蚀刻速率；研磨该第二绝缘层以移除部分的该第二绝缘层；以及非选择性地凹蚀该第一绝缘层及该第二绝缘层。

【技术特征摘要】
2016.06.15 US 15/183,4871.一种半导体装置的形成方法，包括:形成一第一绝缘层于一基板上，该第一绝缘层具有非平坦(non-planar)的顶表面，该第一绝缘层具有一...

【专利技术属性】
技术研发人员：蔡腾群，卢永诚，陈盈淙，包天一，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71