数据传输加扰和解扰电路、发送和接收装置及系统制造方法及图纸

本发明专利技术的数据传输加扰和解扰电路、发送和接收装置、及系统，其中，加扰或解扰电路在每个周期中以输入数据的两个比特位为单位进行迭代运算，相比现有的通信协议标准所定义的单比特迭代方案，本发明专利技术的方案能有效减少延时硬件延时，使系统可以工作在更高的频率。

Data transmission scrambling and disturbing circuit, sending and receiving device, and system

The invention of the data transmission scrambling circuit, transmitting and receiving device, and system, the scrambling and descrambling circuit in each cycle to input two bit data bits of iteration, compared to single bit iteration scheme defined by the existing standard communication protocols, the scheme of the invention can to effectively reduce the delay of hardware delay, so that the system can work at higher frequency.

【技术实现步骤摘要】
数据传输加扰和解扰电路、发送和接收装置、及系统
本专利技术涉及通信
，特别是涉及数据传输加扰和解扰电路、发送和接收装置、及系统。
技术介绍
USB3.1和PCI-Express3.0协议中使用了相同的scramble和descramble多项式，协议的物理层(PhysicalLayer)负责对发出的数据进行scramble处理，并对接收到的数据进行descramble处理。线性反馈的多项式为：F(X)＝X23+X21+X16+X8+X5+X2+1。USB3.1和PCI-Express3.0协议定义了单比特的scramble(加扰)和descramble(解扰)实现方案，如图1所示：图1的实现方案每个工作周期输入一个固定位宽(如16位，32位或64位等)的数据data_in，进行scramble并输出结果data_out，方案中使用了23位的线性反馈移位寄存器(LFSR)，输入数据按照小数端(LSB)由低到高逐位进行迭代和运算，scramble的具体运算步骤为：将输入数据data_in的最低位D0与LFSR的最高位D22进行异或，得到输出数据data_out的最低位；将LFSR按照图1中所示的电路结构(对应多项式：X23+X21+X16+X8+X5+X2+1)进行单比特(bit)移位，得到新的LFSR的值。Descramble是将scramble后的伪随机数恢复成原输入数据的运算，采用的电路结构和运算步骤与scramble相同，区别在于descramble输入的数据data_in是scramble后的伪随机数，输出的结果data_out是scramble之前的原输入数据。只要保证发送方scramble的线性反馈移位寄存器(LFSR)的数值与接收方descramble的线性反馈移位寄存器(LFSR)数值同步，双方就能实时同步的进行数据传输。USB3.1/PCI-Express3.0定义了特殊字符(symbol)和序列(orderset)，通过特殊字符和序列来保证收发双方线性反馈移位寄存器(LFSR)的同步。结合上述可知，USB3.1和PCI-Express3.0协议提供的基于单比特移位的scramble和descramble的缺点在于每个周期需要迭代次数较多，耗时长，scramble和descramble结果生成的硬件延时较大，从而限制了系统的工作频率和整体性能。
技术实现思路
鉴于以上所述现有技术的缺点，本专利技术的目的在于提供数据传输加扰和解扰电路、发送和接收装置、及系统，用于解决现有技术中的问题。为实现上述目的及其他相关目的，本专利技术提供一种数据传输的加扰电路，用于对每个周期输入的输入数据进行加扰并输出对应的输出数据，所述数据传输是依照预定的数据传输协议标准进行的；所述加扰电路包括：多比特位的线性反馈移位寄存器；逻辑运算电路，连接所述线性反馈移位寄存器，用于对所述线性反馈移位寄存器中的预定比特位的值进行异或运算，以令所述线性反馈移位寄存器的运算函数满足预设的特征多项式要求；其中，所述逻辑运算电路包括：第一异或运算器，其具有第一输入端、第二输入端及第一输出端；所述第一输入端供逐位输入所述输入数据的奇数比特位的值，所述第二输入端供输入线性反馈移位寄存器的最高比特位的值；所述第一输出端输出所述第一输入端和第二输入端所输入数据值的异或运算的运算结果作为所述输出数据的奇数比特位的值；第二异或运算器，其具有第三输入端、第四输入端及第二输出端；所述第三输入端供逐位输入所述输入数据的偶数比特位的值，所述第四输入端供输入线性反馈移位寄存器的次高比特位的值；所述第二输出端输出所述第三输入端和第四输入端所输入数据值的异或运算的运算结果作为所述输出数据的偶数比特位的值。于本专利技术的一实施例中，所述线性反馈移位寄存器为23比特位，所述特征多项式为F(X)＝X23+X21+X16+X8+X5+X2+1。于本专利技术的一实施例中，所述逻辑运算电路的结构令所述线性反馈移位寄存器所实现的当前移位算法是在预设移位算法的一步迭代基础上增加一步迭代且以该两步为一步步长而形成的，其中，所述预设移位算法是实现于由所述数据传输协议标准所定义的对输入数据的逐个单比特位进行加扰所采用的线性反馈移位寄存器上的。于本专利技术的一实施例中，所述线性反馈移位寄存器的23比特位为D0～D22，所述预设移位算法包括：D0(n+1)＝D22(n)；D1(n+1)＝D0(n)；D2(n+1)＝D1(n)^D22(n)；D3(n+1)＝D2(n)；D4(n+1)＝D3(n)；D5(n+1)＝D4(n)^D22(n)；D6(n+1)＝D5(n)；D7(n+1)＝D6(n)；D8(n+1)＝D7(n)^D22(n)；D9(n+1)＝D8(n)；D10(n+1)＝D9(n)；D11(n+1)＝D10(n)；D12(n+1)＝D11(n)；D13(n+1)＝D12(n)；D14(n+1)＝D13(n)；D15(n+1)＝D14(n)；D16(n+1)＝D15(n)^D22(n)；D17(n+1)＝D16(n)；D18(n+1)＝D17(n)；D19(n+1)＝D18(n)；D20(n+1)＝D19(n)；D21(n+1)＝D20(n)^D22(n)；D22(n+1)＝D21(n)；其中，^为异或运算符，D0(n)～D22(n)代表当前周期的线性反馈移位寄存器的各比特位的值，D0(n+1)～D22(n+1)代表下一周期的线性反馈移位寄存器的各比特位的值。于本专利技术的一实施例中，所述线性反馈移位寄存器的23比特位为D0～D22，所述当前移位算法包括：D0(n+1)＝D21(n)；D1(n+1)＝D22(n)；D2(n+1)＝D0(n)^D21(n)；D3(n+1)＝D1(n)^D22(n)；D4(n+1)＝D2(n)；D5(n+1)＝D3(n)^D21(n)；D6(n+1)＝D4(n)^D22(n)；D7(n+1)＝D5(n)；D8(n+1)＝D6(n)^D21(n)；D9(n+1)＝D7(n)^D22(n)；D10(n+1)＝D8(n)；D11(n+1)＝D9(n)；D12(n+1)＝D10(n)；D13(n+1)＝D11(n)；D14(n+1)＝D12(n)；D15(n+1)＝D13(n)；D16(n+1)＝D14(n)^D21(n)；D17(n+1)＝D15(n)^D22(n)；D18(n+1)＝D16(n)；D19(n+1)＝D17(n)；D20(n+1)＝D18(n)；D21(n+1)＝D19(n)^D21(n)；D22(n+1)＝D20(n)^D22(n)；其中，^为异或运算符，D0(n)～D22(n)代表当前周期的线性反馈移位寄存器的各比特位的值，D0(n+1)～D22(n+1)代表下一周期的线性反馈移位寄存器的各比特位的值。于本专利技术的一实施例中，在所述第一输入端逐位输入的所述输入数据的奇数比特位的值是按低位至高位顺序排列的。于本专利技术的一实施例中，在所述第三输入端逐位输入的所述输入数据的偶数比特位的值是按低位至高位顺序排序的。于本专利技术的一实施例中，所述数据传输协议标准包括：USB3.0、USB3.1及PCI-Express3.0中的任意一种或多种。为实现上述目的及其他相本文档来自技高网...

【技术保护点】
一种数据传输的加扰电路，其特征在于，用于对每个周期输入的输入数据进行加扰并输出对应的输出数据，所述数据传输是依照预定的数据传输协议标准进行的；所述加扰电路包括：多比特位的线性反馈移位寄存器；逻辑运算电路，连接所述线性反馈移位寄存器，用于对所述线性反馈移位寄存器中的预定比特位的值进行异或运算，以令所述线性反馈移位寄存器的运算函数满足预设的特征多项式要求；其中，所述逻辑运算电路包括：第一异或运算器，其具有第一输入端、第二输入端及第一输出端；所述第一输入端供逐位输入所述输入数据的奇数比特位的值，所述第二输入端供输入线性反馈移位寄存器的最高比特位的值；所述第一输出端输出所述第一输入端和第二输入端所输入数据值的异或运算的运算结果作为所述输出数据的奇数比特位的值；第二异或运算器，其具有第三输入端、第四输入端及第二输出端；所述第三输入端供逐位输入所述输入数据的偶数比特位的值，所述第四输入端供输入线性反馈移位寄存器的次高比特位的值；所述第二输出端输出所述第三输入端和第四输入端所输入数据值的异或运算的运算结果作为所述输出数据的偶数比特位的值。

【技术特征摘要】
1.一种数据传输的加扰电路，其特征在于，用于对每个周期输入的输入数据进行加扰并输出对应的输出数据，所述数据传输是依照预定的数据传输协议标准进行的；所述加扰电路包括：多比特位的线性反馈移位寄存器；逻辑运算电路，连接所述线性反馈移位寄存器，用于对所述线性反馈移位寄存器中的预定比特位的值进行异或运算，以令所述线性反馈移位寄存器的运算函数满足预设的特征多项式要求；其中，所述逻辑运算电路包括：第一异或运算器，其具有第一输入端、第二输入端及第一输出端；所述第一输入端供逐位输入所述输入数据的奇数比特位的值，所述第二输入端供输入线性反馈移位寄存器的最高比特位的值；所述第一输出端输出所述第一输入端和第二输入端所输入数据值的异或运算的运算结果作为所述输出数据的奇数比特位的值；第二异或运算器，其具有第三输入端、第四输入端及第二输出端；所述第三输入端供逐位输入所述输入数据的偶数比特位的值，所述第四输入端供输入线性反馈移位寄存器的次高比特位的值；所述第二输出端输出所述第三输入端和第四输入端所输入数据值的异或运算的运算结果作为所述输出数据的偶数比特位的值。2.根据权利要求1所述的数据传输的加扰电路，其特征在于，所述线性反馈移位寄存器为23比特位，所述特征多项式为F(X)＝X23+X21+X16+X8+X5+X2+1。3.根据权利要求1或2所述的数据传输的加扰电路，其特征在于，所述逻辑运算电路的结构令所述线性反馈移位寄存器所实现的当前移位算法是在预设移位算法的一步迭代基础上增加一步迭代且以该两步为一步步长而形成的，其中，所述预设移位算法是实现于由所述数据传输协议标准所定义的对输入数据的逐个单比特位进行加扰所采用的线性反馈移位寄存器上的。4.根据权利要求3所述的数据传输的加扰电路，其特征在于，所述线性反馈移位寄存器的23比特位为D0～D22，所述预设移位算法包括：D0(n+1)＝D22(n)；D1(n+1)＝D0(n)；D2(n+1)＝D1(n)^D22(n)；D3(n+1)＝D2(n)；D4(n+1)＝D3(n)；D5(n+1)＝D4(n)^D22(n)；D6(n+1)＝D5(n)；D7(n+1)＝D6(n)；D8(n+1)＝D7(n)^D22(n)；D9(n+1)＝D8(n)；D10(n+1)＝D9(n)；D11(n+1)＝D10(n)；D12(n+1)＝D11(n)；D13(n+1)＝D12(n)；D14(n+1)＝D13(n)；D15(n+1)＝D14(n)；D16(n+1)＝D15(n)^D22(n)；D17(n+1)＝D16(n)；D18(n+1)＝D17(n)；D19(n+1)＝D18(n)；D20(n+1)＝D19(n)；...

【专利技术属性】
技术研发人员：范凯，卢笙，王俊，张仕武，欧鹏，侯树海，
申请(专利权)人：芯启源南京半导体科技有限公司，
类型：发明
国别省市：江苏,32