一种具有阻容二极管辅助触发SCR结构的ESD防护器件制造技术

一种具有阻容二极管辅助触发SCR结构的ESD防护器件，可用于提高芯片的抗ESD能力。主要由P衬底、N阱、P阱、第一N+注入区、第一P+注入区、第二N+注入区、第三N+注入区、第二P+注入区、第四N+注入区、第三P+注入区、第一多晶硅栅及其覆盖的第一薄栅氧化层和第二多晶硅栅及其覆盖的第二薄栅氧化层构成。在ESD应力作用下，当器件发生齐纳击穿时，一方面可形成由寄生阱电阻、MOS电容和栅控二极管构成的寄生阻容耦合辅助触发路径，以降低器件的触发电压和开启时间，另一方面可形成由一寄生PNP和两NPN构成的两条SCR结构电流泄放路径，以降低典型SCR结构的正反馈程度，提高器件的维持电压。

A ESD protective device with a capacitive diode assisted SCR structure

A ESD protective device with a capacitive diode assisted SCR structure can be used to improve the anti ESD capability of the chip. Is mainly composed of P substrate, N trap and P trap, the first N+ injection area, the first P+ injection zone, second N+ and third N+ injection injection area, second P+, fourth N+ injection injection area, third P+ into the area, the first polysilicon gate and covering the first thin gate oxide layer and a more than 2 polysilicon gate and covering second thin gate oxide layer. Under ESD stress, when the device has a zener breakdown, can be formed by the parasitic resistance and capacitance, MOS trap gate controlled diode to constitute the parasitic resistance capacitance coupling auxiliary trigger path, to reduce device trigger voltage and the opening time, on the other hand can form two SCR current structure composed of a parasitic PNP and two NPN discharge path, to reduce the typical SCR structure of positive feedback, improve the device to maintain the voltage.

【技术实现步骤摘要】
一种具有阻容二极管辅助触发SCR结构的ESD防护器件
本专利技术属于集成电路的静电放电防护领域，涉及一种ESD防护器件，具体涉及一种具有阻容二极管辅助触发SCR结构的ESD防护器件，可用于提高片上IC的ESD可靠性。
技术介绍
日常生活中，随着多媒体技术的快速发展，电子系统的多功能性和便携性需求持续增加，这均会迫使电子系统需要更高的集成度。虽然集成技术在不断提高，IC芯片高集成度大大提高了系统的电路性能和能耗效率，但是，IC芯片的可靠性问题却随着集成技术的提高变得日益严峻。尤其是IC芯片在人为或机器接触过程中产生的静电放电(ESD)，严重损害着IC芯片的稳定性和效能性。瞬态ESD脉冲可造成芯片功能完全丧失，也可能损坏芯片的局部电路，造成电子系统功能紊乱。而且，这种潜在性的损伤在检测中较难以发现，严重影响产品的成品率。正因如此，针对IC芯片的ESD防护电路逐渐引起业内人士的关注，并已成为当前ESD研究领域的热点。目前，已有一部分IC芯片已采用ESD防护电路，这在增强IC芯片ESD防护能力的同时，也会同时增加IC的芯片面积，由此造成芯片的制造成本的增加。与二极管、栅接地N型金属氧化物半导体(GGNMOS)等常见防护结构相比，可控硅整流器(SCR)结构的单位面积ESD电流泄放能力较强，有利于节省版图面积和降低制造成本，所以SCR器件逐渐成为IC芯片的片上ESD防护领域的研究热点。但是，SCR结构存在触发电压高，维持电压低易产生闩锁等问题，严重制约了SCR结构在IC芯片的ESD防护应用。1993年，A.D.W.Miller提出了一种外接阻容耦合电路的方法，以降低ESD防护器件的触发电压和开启时间，提升器件的导通均匀性，从而提高器件的ESD防护能力。然而，外接的阻容耦合电路会大大增加IC芯片的版图面积，不利于日益高密度集成的IC芯片。本专利技术实例提供了一种具有阻容二极管辅助触发SCR结构的ESD防护器件，一方面，该器件具有由寄生阱电阻、MOS电容和栅控二极管构成的寄生阻容耦合辅助触发路径，既不用耗费额外的版图面积，又能充分利用阻容耦合电路触发电压低、开启时间短的优势，还能通过栅控二极管的导通提高N阱寄生阱电阻的电位，加速SCR结构电流泄放路径的开启；另一方面，该器件还具有由一寄生PNP和两NPN构成的两条SCR结构电流泄放路径，既能充分利用SCR结构的强鲁棒性特点，又能利用多电流泄放路径对寄生PNP集电极电流的分流作用，降低SCR结构的正反馈程度，有助于提高器件的维持电压。
技术实现思路
针对具有SCR结构的ESD防护器件普遍存在触发电压较高和维持电压过低的问题，本专利技术实例设计了一种具有阻容二极管辅助触发SCR结构的ESD防护器件，充分利用阻容耦合电路触发电压低和开启速度快的优势，结合SCR结构的ESD鲁棒性强的优点，并通过形成多电流泄放路径有效分流ESD脉冲，使该设计器件在ESD应力作用下，可形成由寄生阱电阻、MOS电容和栅控二极管构成的寄生阻容耦合辅助触发路径和由一寄生PNP和两NPN构成的两条SCR结构电流泄放路径，以降低器件的触发电压和开启时间，提高器件的维持电压。本专利技术通过以下技术方案实现：一种具有阻容二极管辅助触发SCR结构的ESD防护器件，其包括由寄生阱电阻、MOS电容和栅控二极管构成的寄生阻容耦合辅助触发路径和由一寄生PNP和两NPN构成的两条SCR结构电流泄放路径，以降低器件的触发电压和开启时间，提高器件的维持电压，其特征在于：主要由P衬底、N阱、P阱、第一N+注入区、第一P+注入区、第二N+注入区、第三N+注入区、第二P+注入区、第四N+注入区、第三P+注入区、第一多晶硅栅及其覆盖的第一薄栅氧化层和第二多晶硅栅及其覆盖的第二薄栅氧化层构成；在所述P衬底的表面区域从左至右依次设有所述N阱和所述P阱，所述P衬底的左侧边缘与所述N阱的左侧边缘相连，所述N阱的右侧与所述P阱的左侧相连，所述P阱的右侧与所述P衬底的右侧边缘相连；在所述N阱的表面区域从左至右依次设有所述第一N+注入区、所述第一P+注入区、所述第二N+注入区和所述第一多晶硅栅及其覆盖的所述第一薄栅氧化层，所述第一多晶硅栅及其覆盖的所述第一薄栅氧化层的左侧与所述第二N+注入区的右侧相连，所述第一多晶硅栅及其覆盖的所述第一薄栅氧化层的右侧与所述第三N+注入区的左侧相连；所述第三N+注入区横跨在所述N阱和所述P阱表面区域，所述第三N+注入区的右侧与所述第二P+注入区的左侧相连；在所述P阱的表面区域从左至右依次设有所述第二P+注入区、所述第二多晶硅栅及其覆盖的所述第二薄栅氧化层、所述第四N+注入区和所述第三P+注入区，所述第二多晶硅栅及其覆盖的所述第二薄栅氧化层的左侧与所述第二P+注入区的右侧相连，所述第二多晶硅栅及其覆盖的所述第二薄栅氧化层的右侧与所述第四N+注入区的左侧相连；所述第一N+注入区与第一金属1相连，所述第一P+注入区与第二金属1相连，所述第二N+注入区与第三金属1相连，所述第一多晶硅栅与第四金属1相连，所述第二多晶硅栅与第五金属1相连，所述第四N+注入区与第六金属1相连，所述第三P+注入区与第七金属1相连；所述第一金属1和所述第二金属1均与第八金属1相连，从所述第八金属1引出第一电极，用作器件的金属阳极；所述第三金属1、所述第四金属1和所述第五金属1均与第九金属1相连；所述第六金属1和所述第七金属1均与第十金属1相连，从所述第十金属1引出第二电极，用作器件的金属阴极。本专利技术的有益技术效果为：(1)本专利技术实例中，由所述第一N+注入区、所述N阱、所述第二N+注入区、所述第一多晶硅栅及其覆盖的所述第一薄栅氧化层、所述第三N+注入区、所述第二P+注入区、所述第二多晶硅栅及其覆盖的所述第二薄栅氧化层、所述第四N+注入区和所述P阱构成由所述寄生阱电阻、所述MOS电容和所述栅控二极管构成的所述寄生阻容耦合辅助触发路径，在ESD应力作用下，当由所述第三N+注入区和所述第二P+注入区构成的反偏PN结发生齐纳击穿时，所述寄生阻容耦合辅助触发路径导通，可增大所述N阱的寄生阱电阻Rn的压降和所述具有阻容二极管辅助触发SCR结构的ESD防护器件的触发电流，从而降低器件的触发电压和开启时间。(2)本专利技术实例中，由所述第一N+注入区、所述第一P+注入区、所述N阱和所述第三P+注入区构成寄生PNP管T1，由所述第一N+注入区、所述P阱、所述第四N+注入区和所述第三P+注入区构成NPN管T2，由所述第三N+注入区、所述第二P+注入区、所述P阱和所述第四N+注入区构成NPN管T3，由所述PNP管T1、所述NPN管T2、所述NPN管T3和所述寄生阱电阻构成所述两条SCR结构电流泄放路径，具体包含由所述PNP管T1、所述NPN管T2和所述寄生阱电阻构成的SCR结构电流路径C1，以及由所述PNP管T1、所述NPN管T3和所述寄生阱电阻构成的另一SCR结构电流路径C2，所述SCR结构电流路径C2可降低所述SCR结构电流路径C1的正反馈程度，从而提高器件的维持电压。附图说明图1是本专利技术实例器件结构剖面示意图；图2是本专利技术实例器件用于ESD防护的电路连接图；图3是本专利技术实例器件在ESD应力作用下部分开启时的等效电路图；图4是本专利技术实例器件在ESD应力作用下完全开启时的等效电本文档来自技高网...

【技术保护点】
一种具有阻容二极管辅助触发SCR结构的ESD防护器件，其包括由寄生阱电阻、MOS电容和栅控二极管构成的寄生阻容耦合辅助触发路径和由一寄生PNP和两NPN构成的两条SCR结构电流泄放路径，以降低器件的触发电压和开启时间，提高器件的维持电压，其特征在于：主要由P衬底(101)、N阱(102)、P阱(103)、第一N+注入区(104)、第一P+注入区(105)、第二N+注入区(106)、第三N+注入区(107)、第二P+注入区(108)、第四N+注入区(109)、第三P+注入区(110)、第一多晶硅栅(111)及其覆盖的第一薄栅氧化层(112)和第二多晶硅栅(113)及其覆盖的第二薄栅氧化层(114)构成；在所述P衬底(101)的表面区域从左至右依次设有所述N阱(102)和所述P阱(103)，所述P衬底(101)的左侧边缘与所述N阱(102)的左侧边缘相连，所述N阱(102)的右侧与所述P阱(103)的左侧相连，所述P阱(103)的右侧与所述P衬底(101)的右侧边缘相连；在所述N阱(102)的表面区域从左至右依次设有所述第一N+注入区(104)、所述第一P+注入区(105)、所述第二N+注入区(106)和所述第一多晶硅栅(111)及其覆盖的所述第一薄栅氧化层(112)，所述第一多晶硅栅(111)及其覆盖的所述第一薄栅氧化层(112)的左侧与所述第二N+注入区(106)的右侧相连，所述第一多晶硅栅(111)及其覆盖的所述第一薄栅氧化层(112)的右侧与所述第三N+注入区(107)的左侧相连；所述第三N+注入区(107)横跨在所述N阱(102)和所述P阱(103)表面区域，所述第三N+注入区(107)的右侧与所述第二P+注入区(108)的左侧相连；在所述P阱(103)的表面区域从左至右依次设有所述第二P+注入区(108)、所述第二多晶硅栅(113)及其覆盖的所述第二薄栅氧化层(114)、所述第四N+注入区(109)和所述第三P+注入区(110)，所述第二多晶硅栅(113)及其覆盖的所述第二薄栅氧化层(114)的左侧与所述第二P+注入区(108)的右侧相连，所述第二多晶硅栅(113)及其覆盖的所述第二薄栅氧化层(114)的右侧与所述第四N+注入区(109)的左侧相连；所述第一N+注入区(104)与第一金属1(201)相连，所述第一P+注入区(105)与第二金属1(202)相连，所述第二N+注入区(106)与第三金属1(203)相连，所述第一多晶硅栅(111)与第四金属1(204)相连，所述第二多晶硅栅(113)与第五金属1(205)相连，所述第四N+注入区(109)与第六金属1(206)相连，所述第三P+注入区(110)与第七金属1(207)相连；所述第一金属1(201)和所述第二金属1(202)均与第八金属1(208)相连，从所述第八金属1(208)引出第一电极(211)，用作器件的金属阳极；所述第三金属1(203)、所述第四金属1(204)和所述第五金属1(205)均与第九金属1(209)相连；所述第六金属1(206)和所述第七金属1(207)均与第十金属1(210)相连，从所述第十金属1(210)引出第二电极(212)，用作器件的金属阴极。...

【技术特征摘要】
1.一种具有阻容二极管辅助触发SCR结构的ESD防护器件，其包括由寄生阱电阻、MOS电容和栅控二极管构成的寄生阻容耦合辅助触发路径和由一寄生PNP和两NPN构成的两条SCR结构电流泄放路径，以降低器件的触发电压和开启时间，提高器件的维持电压，其特征在于：主要由P衬底(101)、N阱(102)、P阱(103)、第一N+注入区(104)、第一P+注入区(105)、第二N+注入区(106)、第三N+注入区(107)、第二P+注入区(108)、第四N+注入区(109)、第三P+注入区(110)、第一多晶硅栅(111)及其覆盖的第一薄栅氧化层(112)和第二多晶硅栅(113)及其覆盖的第二薄栅氧化层(114)构成；在所述P衬底(101)的表面区域从左至右依次设有所述N阱(102)和所述P阱(103)，所述P衬底(101)的左侧边缘与所述N阱(102)的左侧边缘相连，所述N阱(102)的右侧与所述P阱(103)的左侧相连，所述P阱(103)的右侧与所述P衬底(101)的右侧边缘相连；在所述N阱(102)的表面区域从左至右依次设有所述第一N+注入区(104)、所述第一P+注入区(105)、所述第二N+注入区(106)和所述第一多晶硅栅(111)及其覆盖的所述第一薄栅氧化层(112)，所述第一多晶硅栅(111)及其覆盖的所述第一薄栅氧化层(112)的左侧与所述第二N+注入区(106)的右侧相连，所述第一多晶硅栅(111)及其覆盖的所述第一薄栅氧化层(112)的右侧与所述第三N+注入区(107)的左侧相连；所述第三N+注入区(107)横跨在所述N阱(102)和所述P阱(103)表面区域，所述第三N+注入区(107)的右侧与所述第二P+注入区(108)的左侧相连；在所述P阱(103)的表面区域从左至右依次设有所述第二P+注入区(108)、所述第二多晶硅栅(113)及其覆盖的所述第二薄栅氧化层(114)、所述第四N+注入区(109)和所述第三P+注入区(110)，所述第二多晶硅栅(113)及其覆盖的所述第二薄栅氧化层(114)的左侧与所述第二P+注入区(108)的右侧相连，所述第二多晶硅栅(113)及其覆盖的所述第二薄栅氧化层(114)的右侧与所述第四N+注入区(109)的左侧相连；所述第一N+注入区(104)与第一金属1(201)相连，所述第一P+注入区(105)与第二金属1(202)相连，所述第二N+注入区(106)与第三金属1(203)相连，所述第一多晶硅栅(111)与第四金属1(204)相连，所述第二多晶硅栅(113)与第五金属1(205)相连...

【专利技术属性】
技术研发人员：梁海莲，刘湖云，顾晓峰，
申请(专利权)人：江南大学，
类型：新型
国别省市：江苏,32