半导体器件及其单元、电路结构及其单元、电路系统技术方案

本发明专利技术涉及半导体器件单元、半导体器件、电路结构单元、电路结构和电路系统。半导体器件单元包括：衬底；位于所述衬底中的第一导电类型的第一掺杂区；位于所述衬底中的第二导电类型的第二掺杂区；位于所述衬底中的第二导电类型的第三掺杂区；隔离结构，其用于隔离所述第一掺杂区和所述第二掺杂区以及所述第一掺杂区和所述第三掺杂区；在所述衬底中依次位于所述第三掺杂区下方的第一导电类型的第四掺杂区和第二导电类型的第五掺杂区；以及在所述衬底中位于所述第一、第二和第五掺杂区下方的第二导电类型的阱；以及与所述第二掺杂区串联连接的n个二极管，其中n为大于等于0的整数。

Semiconductor device and its unit, circuit structure and its unit and circuit system

The invention relates to a semiconductor device unit, a semiconductor device, a circuit structure unit, a circuit structure and a circuit system. A semiconductor device includes a substrate unit; first doped region is located in the first conductivity type in the substrate; the substrate is located in second of the second conductivity type doped region in the substrate; in second of the third conductivity type doped region; the isolation structure, which is used for isolating the first doped region and the the second doping area and the first doping area and the third doping area; in the substrate are located beneath the third doped region of the first conductivity type doped region of the fourth and second of the fifth conductivity type doped region; and in the second conductive type, second under the first and fifth doped regions in the the substrate in the well; and connected with the N diode and the second doped region series, wherein n is an integer greater than or equal to 0.

【技术实现步骤摘要】
半导体器件及其单元、电路结构及其单元、电路系统
本专利技术涉及半导体器件、电路和集成电路
，尤其涉及一种半导体器件单元、半导体器件、电路结构单元、电路结构和电路系统。
技术介绍
目前在先进亚微米互补金属氧化物半导体(ComplementaryMetal-Oxide-Semiconductor，CMOS)工艺中，片上系统(SystemonChip，SoC)集成电路已经被设计成为具有多个VDD和VSS电源供电的模块，比如3.3v的接口电路模块，2.5v的模拟电路模块，2.5v的数字电路模块，1.2v的CPU模块，5v的显示驱动模块等。这些模块的电源线VDD和VSS一般需要互相隔离开，防止噪声互相干扰。然而，多个电源模块之间的用于输入输出通信的接口电路易受到静电破坏。静电脉冲可以是正脉冲也可以是负脉冲，而且会从SoC芯片的任何一个输入输出(IO)端口进入芯片内部，然后从任何一个IO端口流出。当然，静电也会从VDD端口或者VSS端口进入，也会从VDD端口或者VSS端口流出。为了避免静电电流伤害内部核心电路，提出了静电防护方案。典型的现有技术方案设计被描述在美国专利US6144542中，其中使用传统二极管来作为静电防护单元。
技术实现思路
本专利技术的一个目的是提供一种用于静电防护的半导体器件单元、半导体器件，包括这样的半导体器件单元和半导体器件的电路结构单元、电路结构和电路系统，其中半导体器件单元可以替代现有技术中的基于二极管的静电防护单元，解决现有技术中的基于二极管的静电防护单元的电容大、功耗高的问题。本专利技术的一个方面提供了一种半导体器件单元，其包括：衬底；位于所述衬底中的第一导电类型的第一掺杂区；位于所述衬底中的第二导电类型的第二掺杂区；位于所述衬底中的第二导电类型的第三掺杂区；隔离结构，其用于隔离所述第一掺杂区和所述第二掺杂区以及所述第一掺杂区和所述第三掺杂区；在所述衬底中依次位于所述第三掺杂区下方的第一导电类型的第四掺杂区和第二导电类型的第五掺杂区；在所述衬底中位于所述第一、第二和第五掺杂区下方的第二导电类型的阱；以及与所述第二掺杂区串联连接的n个二极管，n为大于等于0的整数。第五掺杂区和阱是相同的导电类型，第五掺杂区也可以是阱的一部分。在一些实施例中，所述隔离结构是浅沟槽隔离结构。在一些实施例中，所述隔离结构是二氧化硅隔离结构或者场氧化隔离结构。在一些实施例中，所述隔离结构包括在所述第一掺杂区与第二掺杂区之间和所述第一掺杂区与所述第三掺杂区之间，且形成于所述衬底表面上的栅极结构，所述半导体器件单元还包括阳极和阴极，所述栅极结构与所述第一掺杂区电连接到所述阳极，所述第二掺杂区经由所述n个二极管电连接到所述阴极，并且所述第三掺杂区电连接到所述阴极。在一些实施例中，所述第一导电类型为p型，所述第二导电类型为n型，所述衬底具有所述第一导电类型。在一些实施例中，所述第二掺杂区和第三掺杂区共用，并且其中所述第四掺杂区和第五掺杂区在所述衬底表面上的第一垂直投影落入共用的所述第二/第三掺杂区在所述衬底表面上的第二垂直投影中，所述第一垂直投影的面积小于所述第二垂直投影的面积；并且所述阱与共用的所述第二/第三掺杂区的底部的一部分以及所述第五掺杂区的底部的至少一部分接触。本专利技术的另一方面提供了一种半导体器件，其包括：串联连接的x个上述半导体器件单元和y个第二半导体器件单元。所述第二半导体器件单元包括：衬底；位于所述衬底中的第一导电类型的第一掺杂区；位于所述衬底中的第二导电类型的第二掺杂区；隔离结构，其用于隔离所述第一掺杂区和所述第二掺杂区；在所述衬底中依次位于所述第二掺杂区下方的第一导电类型的第三掺杂区和第二导电类型的第四掺杂区；在所述衬底中位于所述第一、第二和第四掺杂区下方的第二导电类型的阱，并且其中x和y为大于等于1的整数。在一些实施例中，x＝2，y＝1，并且n＝2。可替换地，x＝1，y＝1，并且n＝2。可替换地x＝1，y＝1，并且n＝1。在一些实施例中，所述第二半导体器件单元的隔离结构是浅沟槽隔离结构。在一些实施例中，所述第二半导体器件单元的隔离结构是二氧化硅隔离结构或者场氧化隔离结构。在一些实施例中，所述第二半导体器件单元的隔离结构包括在所述第一掺杂区与第二掺杂区之间形成于所述衬底表面上的栅极结构，所述第二半导体器件单元还包括阳极和阴极，所述栅极结构与所述第一掺杂区电连接到所述阳极，并且所述第二掺杂区电连接到所述阴极。在一些实施例中，所述第二半导体器件单元的所述第一导电类型为p型，所述第二导电类型为n型，所述衬底具有所述第一导电类型。本专利技术的又一方面提供了一种电路结构单元，包括输入端、输出端、第一电源线、第二电源线，以及分别设置在输入端与第一电源线之间、输入端与第二电源线之间、输出端与第一电源线之间、输出端与第二电源线之间的上述半导体器件单元，以及设置在第一电源线与第二电源线之间的上述半导体器件。在一些实施例中，上述电路结构单元还包括分别设置在输入端与第一电源线之间、输入端与第二电源线之间的反向并联的上述半导体器件单元和上述半导体器件。本专利技术的再一方面提供了一种电路结构，包括多个上述电路结构单元，以及设置在电路结构单元之间的反向并联的上述半导体器件单元。本专利技术另外的方面提供了一种电路系统，包括多个上述电路结构单元、多条静电防护总线、以及设置在电路结构单元的第一电源线与对应的静电防护总线之间、电路结构单元的第二电源线与对应的静电防护总线之间以及静电防护总线之间的反向并联的上述半导体器件单元或上述半导体器件。上述半导体器件单元或上述半导体器件在相同设计面积下，比传统二极管的电容要小。而且，和传统二极管相比，在相同面积下，它们的瞬态IV特性是相当的，因而更加适合的静电防护。另外的一个很重要的优点是当该器件单元不开启的状态下，正偏置时的漏电要比传统二极管小，即功耗更低。附图说明图1A示出了根据本专利技术的示例性实施例的半导体器件单元的示意性横截面图；图1B示出了图1A所示的半导体器件单元与传统二极管比较的IV曲线图；图2示出了根据本专利技术的示例性实施例的半导体器件单元的示意性横截面图；图3示出了根据本专利技术的示例性实施例的半导体器件单元的示意性横截面图；图4A示出了根据本专利技术的示例性实施例的半导体器件的示意性横截面图；图4B示出了图4A所示的半导体器件的一个示例与传统二极管比较的IV曲线图；图4C示出了图4A所示的半导体器件的另一示例与传统二极管比较的IV曲线图；图4D示出了图4A所示的半导体器件的又一示例与传统二极管比较的IV曲线图；图5示出了根据本专利技术的示例性实施例的半导体器件的示意性横截面图；图6示出了根据本专利技术的示例性实施例的电路结构单元的示意性电路图；图7示出了根据本专利技术的示例性实施例的电路结构的示意性电路图；图8示出了根据本专利技术的示例性实施例的电路系统的示意性电路图。具体实施方式在下文中参考附图描述本专利技术的具体实施方式，在附图中相同或相似的部件用相似的附图标记表示。应当理解附图是示意性的，并不限定本专利技术的保护范围，本专利技术的保护范围由所附权利要求书限定。首先参考图1描述根据本专利技术的示例性实施例的半导体器件单元。如图1所示，半导体器件单元包括第一导电类型的衬底100，位于所述衬底100中的第一导电类型的第一掺杂区本文档来自技高网...

【技术保护点】
一种半导体器件单元，其特征在于，包括：衬底；位于所述衬底中的第一导电类型的第一掺杂区；位于所述衬底中的第二导电类型的第二掺杂区；位于所述衬底中的第二导电类型的第三掺杂区；隔离结构，其用于隔离所述第一掺杂区和所述第二掺杂区以及所述第一掺杂区和所述第三掺杂区；在所述衬底中依次位于所述第三掺杂区下方的第一导电类型的第四掺杂区和第二导电类型的第五掺杂区；以及在所述衬底中位于所述第一、第二和第五掺杂区下方的第二导电类型的阱；以及与所述第二掺杂区串联连接的n个二极管，其中n为大于等于0的整数。

【技术特征摘要】
1.一种半导体器件单元，其特征在于，包括：衬底；位于所述衬底中的第一导电类型的第一掺杂区；位于所述衬底中的第二导电类型的第二掺杂区；位于所述衬底中的第二导电类型的第三掺杂区；隔离结构，其用于隔离所述第一掺杂区和所述第二掺杂区以及所述第一掺杂区和所述第三掺杂区；在所述衬底中依次位于所述第三掺杂区下方的第一导电类型的第四掺杂区和第二导电类型的第五掺杂区；以及在所述衬底中位于所述第一、第二和第五掺杂区下方的第二导电类型的阱；以及与所述第二掺杂区串联连接的n个二极管，其中n为大于等于0的整数。2.根据权利要求1所述的半导体器件单元，其特征在于，其中所述隔离结构是浅沟槽隔离结构。3.根据权利要求1或2所述的半导体器件单元，其特征在于，其中所述隔离结构为二氧化硅隔离结构或者场氧化隔离结构。4.根据权利要求1所述的半导体器件单元，其特征在于，其中所述隔离结构包括在所述第一掺杂区与第二掺杂区之间和所述第一掺杂区与所述第三掺杂区之间、且形成于所述衬底表面上的栅极结构，所述半导体器件单元还包括阳极和阴极，所述栅极结构与所述第一掺杂区电连接到所述阳极，所述第二掺杂区经由所述n个二极管电连接到所述阴极，并且所述第三掺杂区电连接到所述阴极。5.根据权利要求1所述的半导体器件单元，其特征在于，其中，所述第一导电类型为p型，所述第二导电类型为n型，所述衬底具有所述第一导电类型。6.根据权利要求1所述的半导体器件单元，其特征在于，其中所述第二掺杂区和第三掺杂区共用，并且其中所述第四掺杂区和第五掺杂区在所述衬底表面上的第一垂直投影落入共用的所述第二/第三掺杂区在所述衬底表面上的第二垂直投影中，所述第一垂直投影的面积小于所述第二垂直投影的面积；并且所述阱与共用的所述第二/第三掺杂区的底部的一部分以及所述第五掺杂区的底部的至少一部分接触。7.一种半导体器件，其特征在于，包括：串联连接的x个权利要求1-6中任一项所述的半导体器件单元和y个第二半导体器件单元；其中，所述第二半导体器件单元包括：衬底；位于所述衬底中的第一导电类型的第一掺杂区；位于所述衬底中的第二导电类型的第二掺杂区；隔离结构，其用于隔离所述第一掺杂区和所述第二掺杂区；在所述衬底中依次位于所述第二掺杂区下方的第一导电类型的第三掺杂区和第二导电类型的第四掺杂区；以及在所述衬底中位于所...

【专利技术属性】
技术研发人员：宇思洋，
申请(专利权)人：深圳市环宇鼎鑫科技有限公司，
类型：发明
国别省市：广东,44