一种针对输出工作点进行失调电压校正的运算放大器制造技术

一种针对输出工作点进行失调电压校正的运算放大器，包括运算放大器模块、比较器模块、逻辑控制模块、校正逻辑模块、IIC接口和DAC模块；IIC接口与DAC模块相连，DAC模块输出端连接比较器模块的同相输入端；比较器模块的反向输入端接运算放大器模块的输出端VOUT；逻辑控制模块的输入端连接比较器模块的输出端；逻辑控制模块的输出端连接校正逻辑模块的输入端；本发明专利技术的校正失调的过程分为粗调和细调，以并联晶体管的方式进行粗调，以串联晶体管的方式进行细调，提高了校正的精度。

An operational amplifier for offset voltage correction at the output operating point

An operating point for the output offset operational amplifier voltage correction, including operational amplifier module, comparator module, logic control module, correction logic module, IIC interface and DAC module; the IIC interface is connected with the DAC module, the DAC module is connected with the output end of the comparator module of the in-phase input end; reverse input end of the comparator module output VOUT the operational amplifier module; logic control module input and output is connected with the input end of the comparator module; the output end is connected with the logic control module correction logic module; the invention of dissonance correction process is divided into coarse and fine, coarse to parallel transistors, transistors in series are fine, to improve the accuracy of correction.

【技术实现步骤摘要】
一种针对输出工作点进行失调电压校正的运算放大器
本专利技术属于CMOS工艺集成电路领域，具体涉及一种针对输出工作点进行失调电压校正的运算放大器。
技术介绍
在运算放大器的制造过程中，由于CMOS制造工艺的不确定性以及封装过程中机械的压力，所制备的运算放大器不可避免的存在着一定的失调电压。致使放大器在正常工作时，其输出总会叠加一个不期望的误差，不可避免的对整个的电路性能尤其是精度造成了一定的影响，尤其是在直流小信号和高精度的应用场合中。目前有很多技术能够减小或校正该失调电压。诸如采用尺寸较大的晶体管、自校零和斩波技术等。在校正的过程中，需要在输入端加入一个用来确定运放工作点的共模电压，通过判断运放的输出来进行校正。对于不同的工作点来说，其失调电压也不同。而运算放大器在闭环工作情况下，其输出端工作点电压由系统环路确定，往往与用户所需要的工作点不同。因此当输出端的工作电压变化后，会对所校正的精度产生一定的影响。正因为此，如何提供一种方法，针对运算放大器在不同的应用场合，得到最佳的失调校正，是本领域技术人员目前需要解决的问题。
技术实现思路
本专利技术的目的在于提供一种针对输出工作点进行失调电压校正的运算放大器，解决用户所需工作点进行失调电压校准时精度差的问题。为实现上述目的，本专利技术采用以下技术方案：一种针对输出工作点进行失调电压校正的运算放大器，包括运算放大器模块、比较器模块、逻辑控制模块、校正逻辑模块、IIC接口和DAC模块；IIC接口与DAC模块相连，DAC模块输出端连接比较器模块的同相输入端；比较器模块的反向输入端接运算放大器模块的输出端VOUT；逻辑控制模块的输入端连接比较器模块的输出端；逻辑控制模块的输出端连接校正逻辑模块的输入端；校正逻辑模块包括四位递增计数器和七位移位寄存器；其中四位递增计数器输出信号为a0、a1、a2、a3，七位移位寄存器输出信号为b0、b1、b2、b3、b4、b5、b6；两个寄存器的输出端连接运算放大器模块，用于控制运算放大器模块内部的开关。控制校正逻辑的信号有时钟信号clk和复位信号。时钟信号clk为同步电路的时钟。复位信号在电路刚启动时将四位递增计数器和七位移位寄存器的值进行复位，使a0、a1、a2、a3初始时都输出低电平，b0、b1、b2、b3、b4、b5、b6初始时都输出高电平。进一步的，所述运算放大器模块为可编程的运算放大器，其电流镜负载中的源头并联了四组MOS管组，每组MOS管组由一个MOS管或若干串联的MOS管与一开关串联而成，通过控制该MOS管组开关的导通状态，调整电流镜负载中源头的等效宽长比。进一步的，运算放大器模块包括NMOS晶体管MN101、NMOS晶体管MN102、NMOS晶体管MN103、NMOS晶体管MN104、NMOS晶体管MN105、NMOS晶体管MN106、NMOS晶体管MN107、NMOS晶体管MN108、NMOS晶体管MN109、NMOS晶体管MN110、NMOS晶体管MN111、NMOS晶体管MN112、NMOS晶体管MN113、NMOS晶体管MN114、PMOS晶体管MP101、PMOS晶体管MP102、电流源Ib101、电流源Ib102、开关k101、开关k102、开关k103、开关a101、开关a102、开关a103、开关a104、开关b0、开关b1、开关b2、开关b3、开关b4、开关b5、开关b6和电容C101；运算放大器模块的同相输入端经开关k103与PMOS晶体管MP102的栅极相连，反相输入端经开关k101与PMOS晶体管MP101的栅极相连，开关k102一端接PMOS晶体管MP101的栅极，另一端接同相输入端；PMOS晶体管MP101、PMOS晶体管MP102、NMOS晶体管MN101、NMOS晶体管MN102、电流源Ib101构成了第一级放大器；PMOS晶体管MP101和PMOS晶体管MP102为输入管，其源极相连，接电流源Ib101的一端，电流源Ib101的另一端接电源VDD；NMOS晶体管MN101与NMOS晶体管MN102构成电流源负载，其源极相连接地；NMOS晶体管MN101与NMOS晶体管MN102的栅极相连，接NMOS晶体管MN101的漏端；NMOS晶体管MN101的漏端与PMOS晶体管MP101的漏端相连；NMOS晶体管MN102的漏端与NMOS晶体管MN102的漏端相连；NMOS晶体管MN102的漏端同时为第一级放大器的输出端；NMOS晶体管MN103、电容C101、Ib102构成第二级共源级放大器；第一级放大器的输出端接NMOS晶体管MN103的栅端，即NMOS晶体管MN102的漏极接MN103的栅极；NMOS晶体管MN103其源极接地，其漏端与电流源Ib102的一端相接，电流源Ib102为该放大电路提供偏置，电流源Ib102的另一端接电源VDD；NMOS晶体管MN104、NMOS晶体管MN105、NMOS晶体管MN106、NMOS晶体管MN107、NMOS晶体管MN108、NMOS晶体管MN109、NMOS晶体管MN110、NMOS晶体管MN111、NMOS晶体管MN112、NMOS晶体管MN113、NMOS晶体管MN114、开关a101、开关a102、开关a103、开关a104、开关b101、开关b102、开关b103、开关b104、开关b105、开关b106和开关b107成了校准电路，用来改变电流镜源头MN101的等效宽长比；NMOS晶体管MN104漏极与栅极相连，接NMOS晶体管MN101的漏极，NMOS的晶体管MN104的源极接开关a104的一端，开关a104的另一端接地。NMOS晶体管MN105漏极与栅极相连，接NMOS晶体管MN101的漏极，NMOS的晶体管MN105的源极接开关a103的一端，开关a103的另一端接地；NMOS晶体管MN106漏极与栅极相连，接NMOS晶体管MN101的漏极，NMOS的晶体管MN106的源极接开关a102的一端，开关a2的另一端接地；NMOS的晶体管MN107、NMOS的晶体管MN108、NMOS的晶体管MN109、NMOS的晶体管MN110、NMOS的晶体管MN111、NMOS的晶体管MN112、NMOS的晶体管MN113、NMOS的晶体管MN114的以源漏相连的方式串联，并且这些晶体管栅极相连，接MN101的漏极；NMOS的晶体管MN107的漏极与其栅极相连，MN114的栅极接开关a101的一端，开关a101的另一端接地；开关b101并联在NMOS晶体管MN108的源漏两端，开关b102并联在NMOS晶体管MN109的源漏两端，开关b103并联在NMOS晶体管MN110的源漏两端，开关b104并联在NMOS晶体管MN111的源漏两端，开关b105并联在NMOS晶体管MN112的源漏两端，开关b106并联在NMOS晶体管MN113的源漏两端，开关b107并联在NMOS晶体管MN114的源漏两端。进一步的，校正逻辑模块中，a0控制开关a101，a1控制开关a102，a2控制开关a103，a3控制开关a104；b0控制开关b101，b1控制开关b102，b2控制开关b103，b3控制开关b104，b4控制开关b105，b5控制开关b106，b6控制开关本文档来自技高网...

【技术保护点】
一种针对输出工作点进行失调电压校正的运算放大器，其特征在于，包括运算放大器模块、比较器模块、逻辑控制模块、校正逻辑模块、IIC接口和DAC模块；IIC接口与DAC模块相连，DAC模块输出端连接比较器模块的同相输入端；比较器模块的反向输入端接运算放大器模块的输出端VOUT；逻辑控制模块的输入端连接比较器模块的输出端；逻辑控制模块的输出端连接校正逻辑模块的输入端；校正逻辑模块包括四位递增计数器和七位移位寄存器；其中四位递增计数器输出信号为a0、a1、a2、a3，七位移位寄存器输出信号为b0、b1、b2、b3、b4、b5、b6；两个寄存器的输出端连接运算放大器模块，用于控制运算放大器模块内部的开关；控制校正逻辑的信号有时钟信号clk和复位信号；时钟信号clk为同步电路的时钟；复位信号在电路刚启动时将四位递增计数器和七位移位寄存器的值进行复位，使a0、a1、a2、a3初始时都输出低电平，b0、b1、b2、b3、b4、b5、b6初始时都输出高电平。

【技术特征摘要】
1.一种针对输出工作点进行失调电压校正的运算放大器，其特征在于，包括运算放大器模块、比较器模块、逻辑控制模块、校正逻辑模块、IIC接口和DAC模块；IIC接口与DAC模块相连，DAC模块输出端连接比较器模块的同相输入端；比较器模块的反向输入端接运算放大器模块的输出端VOUT；逻辑控制模块的输入端连接比较器模块的输出端；逻辑控制模块的输出端连接校正逻辑模块的输入端；校正逻辑模块包括四位递增计数器和七位移位寄存器；其中四位递增计数器输出信号为a0、a1、a2、a3，七位移位寄存器输出信号为b0、b1、b2、b3、b4、b5、b6；两个寄存器的输出端连接运算放大器模块，用于控制运算放大器模块内部的开关；控制校正逻辑的信号有时钟信号clk和复位信号；时钟信号clk为同步电路的时钟；复位信号在电路刚启动时将四位递增计数器和七位移位寄存器的值进行复位，使a0、a1、a2、a3初始时都输出低电平，b0、b1、b2、b3、b4、b5、b6初始时都输出高电平。2.根据权利要求1所述的一种针对输出工作点进行失调电压校正的运算放大器，其特征在于，所述运算放大器模块为可编程的运算放大器，其电流镜负载中的源头并联了四组MOS管组，每组MOS管组由一个MOS管或若干串联的MOS管与一开关串联而成，通过控制该MOS管组开关的导通状态，调整电流镜负载中源头的等效宽长比。3.根据权利要求2所述的一种针对输出工作点进行失调电压校正的运算放大器，其特征在于，运算放大器模块包括NMOS晶体管MN101、NMOS晶体管MN102、NMOS晶体管MN103、NMOS晶体管MN104、NMOS晶体管MN105、NMOS晶体管MN106、NMOS晶体管MN107、NMOS晶体管MN108、NMOS晶体管MN109、NMOS晶体管MN110、NMOS晶体管MN111、NMOS晶体管MN112、NMOS晶体管MN113、NMOS晶体管MN114、PMOS晶体管MP101、PMOS晶体管MP102、电流源Ib101、电流源Ib102、开关k101、开关k102、开关k103、开关a101、开关a102、开关a103、开关a104、开关b0、开关b1、开关b2、开关b3、开关b4、开关b5、开关b6和电容C101；运算放大器模块的同相输入端经开关k103与PMOS晶体管MP102的栅极相连，反相输入端经开关k101与PMOS晶体管MP101的栅极相连，开关k102一端接PMOS晶体管MP101的栅极，另一端接同相输入端；PMOS晶体管MP101、PMOS晶体管MP102、NMOS晶体管MN101、NMOS晶体管MN102、电流源Ib101构成了第一级放大器；PMOS晶体管MP101和PMOS晶体管MP102为输入管，其源极相连，接电流源Ib101的一端，电流源Ib101的另一端接电源VDD；NMOS晶体管MN101与NMOS晶体管MN102构成电流源负载，其源极相连接地；NMOS晶体管MN101与NMOS晶体管MN102的栅极相连，接NMOS晶体管MN101的漏端；NMOS晶体管MN101的漏端与PMOS晶体管MP101的漏端相连；NMOS晶体管MN102的漏端与NMOS晶体管MN102的漏端相连；NMOS晶体管MN102的漏端同时为第一级放大器的输出端；NMOS晶体管MN103、电容C101、Ib102构成第二级共源级放大器；第一级放大器的输出端接NMOS晶体管MN103的栅端，即NMOS晶体管MN102的漏极接MN103的栅极；NMOS晶体管MN103其源极接地，其漏端与电流源Ib102的一端相接，电流源Ib102为该放大电路提供偏置，电流源Ib102的另一端接电源VDD；NMOS晶体管MN104、NMOS晶体管MN105、NMOS晶体管MN106、NMOS晶体管MN107、NMOS晶体管MN108、NMOS晶体管MN109、NMOS晶体管MN110、NMOS晶体管MN111、NMOS晶体管MN112、NMOS晶体管MN113、NMOS晶体管MN114、开关a101、开关a102、开关a103、开关a104、开关b101、开关b102、开关b103、开关b104、开关b105、开关b106和开关b107成了校准电路，用来改变电流镜源头MN101的等效宽长比；NMOS晶体管MN104漏极与栅极相连，接NMOS晶体管MN101的漏极，NMOS的晶体管MN104的源极接开关a104的一端，开关a104的另一端接地；NMOS晶体管MN105漏极与栅极相连，接NMOS晶体管MN101的漏极，NMOS的晶体管MN105的源极接开关a103的一端，开关a103的另一端接地；NMOS晶体管MN106漏极与栅极相连，接NMOS晶体管MN101的漏极，NMOS的晶体管MN106的源极接开关a102的一端，开关a2的另一端接地；NMOS的晶体管MN107、NMOS的晶体管MN108、NMOS的晶体管MN109、NMOS的晶体管MN110、NMOS的晶体管MN111、NMOS的晶体管MN112、NMOS的晶体管MN113、NMOS的晶体管MN114的以源漏相连的方式串联，并且这些晶体管栅极相连，接MN101的漏极；NMOS的晶体管MN107的漏极与其栅极相连，MN114的栅极接开关a101的一端，开关a101的另一端接地；开关b101并联在NMOS晶体管MN108的源漏两端，开关b102并联在NMOS晶体管MN109的源漏两端，开关b103并联在NMOS晶体管MN110的源漏两端，开关b104并联在NMOS晶体管MN111的源漏两端，开关b105并联在NMOS晶体管MN112的源漏两端，开关b106并联在NMOS晶体管MN113的源漏两端，开关b107并联在NMOS晶体管MN114的源漏两端。4.根据权利要求3所述的一种针对输出工作点进行失调电压校正的运算放大器，其特征在于，校正逻辑模块中，a0控制开关a101，a1控制开关a102，a2控制开关a103，a3控制开关a104；b0控制开关b101，b1控制开关b102，b2控制开关b103，b3控制开关b104，b4控制开关b105，b5控制开关b106，b6控制开关b107；校正逻辑模块的端口a0、a1、a2、a3、b0、b1、b2、b3、b4、b5、b6输出高电平时，其对应控制的开关闭合；输出低电平时，其对应控制的开关断开；四位递增计数器的初始值为0000,七位移位寄存器的初始值为1111111。5.根据权利要求3所述的一种针对输出工作点进行失调电压校正的运算放大器，其特征在于，NMOS晶体管MN101的尺寸比晶体管MN102的小；NMOS晶体管MN104、NMOS晶体管MN105、NMOS晶体管MN106、NMOS晶体管MN107的尺寸之比为8：4：2：1，用来粗调NMOS晶体管MN101的等效宽长比；NMOS晶体管MN107、NMOS晶体管MN108、NMOS晶体管MN109、NMOS晶体管MN110、NMOS晶体管MN111、NMOS晶体管MN112、NMOS晶体管MN1...

【专利技术属性】
技术研发人员：王红义，范柚攸，吴凯，周罡，曹灿，
申请(专利权)人：西安华泰半导体科技有限公司，
类型：发明
国别省市：陕西,61