半导体器件及其形成方法技术

本发明专利技术提供了半导体器件及其形成方法。该方法包括：制备具有晶体管区和对准区的衬底；分别在晶体管区的衬底中和对准区的衬底中形成第一沟槽和第二沟槽；在晶体管区的衬底中形成漂移区；形成分别与漂移区的两端相邻的两个第三沟槽；以及分别在第一沟槽中形成隔离图案、在第二沟槽中形成掩埋电介质图案以及在两个第三沟槽中形成电介质图案。第一沟槽的深度小于第三沟槽的深度，第一沟槽的深度等于或实质上等于第二沟槽的深度。

Semiconductor device and method of forming the same

The present invention provides a semiconductor device and a method of forming the same. The method includes preparing a substrate having a transistor region and alignment area respectively; substrate in a transistor region and forming a first alignment groove and the second groove area of the substrate; forming a drift region in the substrate region of the transistor; forming respectively two third adjacent grooves and both ends of the drift region, respectively, forming isolation pattern; in the first trench dielectric pattern forming buried in the second trench and the third trench formed in two dielectric pattern. The depth of the first groove is less than the depth of the third groove, and the depth of the first groove is equal to or substantially equal to the depth of the second groove.

【技术实现步骤摘要】
半导体器件及其形成方法
本公开的实施例在这里涉及半导体器件及其形成方法。
技术介绍
在半导体器件中，诸如电子或空穴的载流子移动经过预定掺杂区之间的沟道。载流子的移动距离或区域会影响半导体器件的导通电阻（on-resistance）。
技术实现思路
因此，示例性实施例针对半导体器件及其形成方法。根据示例性实施例，一种形成半导体器件的方法包括：制备具有晶体管区和对准区的衬底；分别在晶体管区的衬底中和对准区的衬底中形成第一沟槽和第二沟槽；在晶体管区的衬底中形成漂移区；形成分别与漂移区的两端相邻的两个第三沟槽；以及分别在第一沟槽中形成隔离图案、在第二沟槽中形成掩埋电介质图案以及在两个第三沟槽中形成电介质图案。第一沟槽的深度小于第三沟槽的深度，第一沟槽的深度等于或实质上等于第二沟槽的深度。第一和第二沟槽可以使用单一图案化工艺同时形成。第二沟槽可以在随后的曝光工艺中用作对准键（alignmentkey）。形成漂移区可以包括将第一导电类型的掺杂剂注入到晶体管区中围绕第一沟槽的衬底中。该方法还可以包括在漂移区中形成第一阱区和第二阱区。第一阱区可以形成在电介质图案中的一个与隔离图案之间，第一阱区可以形成为与隔离图案间隔开，第二阱区可以形成在电介质图案中的另一个与隔离图案之间。第一阱区可以通过注入与第一导电类型不同的第二导电类型的掺杂剂形成，第二阱区可以通过注入第一导电类型的掺杂剂形成。形成隔离图案、掩埋电介质图案和电介质图案可以包括：在第一、第二和第三沟槽中以及在衬底上形成电介质层；以及平坦化电介质层直到暴露衬底的顶表面。第一沟槽的底表面可以是平坦的，使得第一沟槽的深度在第一沟槽的整个底表面始终是一致的。根据示例性实施例，一种半导体器件包括：在衬底中的两个电介质图案；漂移区，设置在两个电介质图案之间的衬底中以具有朝向衬底的底表面突出的突起；隔离图案，在两个电介质图案之间的漂移区中；在衬底上的栅图案；以及在栅图案两侧的源区和漏区。两个电介质图案的深度大于隔离图案的深度。隔离图案的整个底表面可以具有一致的深度。漂移区的突起可以交叠隔离图案。衬底可以具有晶体管区和对准区。半导体器件还可以包括在对准区的衬底中的掩埋电介质图案。掩埋电介质图案的深度可以等于或实质上等于隔离图案的深度。半导体器件还可以包括设置在漂移区中的第一阱区和第二阱区。第一阱区和第二阱区可以彼此间隔开。第一阱区可以设置在两个电介质图案中的一个与隔离图案之间，第二阱区可以设置在两个电介质图案中的另一个与隔离图案之间。第一阱区可以与隔离图案间隔开。半导体器件还可以包括：在第一阱区中的第一掺杂区和第二掺杂区；以及在第二阱区中的第三掺杂区。栅图案可以覆盖设置在第二掺杂区和隔离图案之间的第一阱区和漂移区。当电压偏置施加到栅图案、第一掺杂区、第二掺杂区和第三掺杂区时，载流子可以沿第一阱区和第二阱区之间的漂移区漂移。根据实施例，提供一种半导体器件，该半导体器件包括：衬底；在衬底中的漂移区，其中漂移区包括突起；第一掺杂图案；第二掺杂图案；在第一和第二掺杂图案之间的隔离图案，其中隔离图案与第一掺杂图案间隔开并接触第二掺杂图案；以及在衬底上的栅图案，其中栅图案交叠隔离图案的至少一部分，其中漂移区的突起交叠隔离图案的至少一部分。半导体器件还可以包括与第一掺杂图案和第二掺杂图案中的至少一个相邻的电介质图案，其中电介质图案的深度大于隔离图案的深度。漂移区的突起的宽度与隔离图案的宽度相同或实质上相同，或者大于隔离图案的宽度。半导体器件还可以包括在衬底中的阱区，其中阱区覆盖第一掺杂图案，其中阱区的至少一部分交叠栅图案。附图说明鉴于附图以及随同的详细说明，本公开的实施例将变得更加明显。图1是示出根据实施例的半导体器件的截面图；图2是示出根据实施例的半导体器件的截面图；图3至图8是示出根据实施例的形成半导体器件的方法的截面图。具体实施方式在下文将参照附图更全面地描述本专利技术主题的实施例。然而，应当指出，本专利技术主题不限于以下示例性实施例，而是可以以各种形式实现。当在这里使用时，单数形式“一”和“该”也旨在包括复数形式，除非上下文另外清楚地表示。将理解，当称一元件诸如层、区域或衬底在另一元件“上”时，它可以直接在该另一元件上，或者可以存在居间元件。相同的附图标记或相同的参考指示符可以在整个说明书和附图中表示相同或实质上相同的元件。当在这里使用时，术语“和/或”包括一个或多个相关所列项目的任意和所有组合。将理解，当称一元件“连接”或“耦接”到另一元件时，它可以直接连接或耦接到该另一元件，或者可以存在居间元件。图1是示出根据实施例的半导体器件的截面图。参照图1，两个电介质图案140c可以设置在衬底100中。两个电介质图案140c可以彼此间隔开。根据实施例，每个电介质图案140c可以包括氮化物层、氧化物层或氮氧化物层。根据实施例，衬底100可以是硅衬底、锗衬底或化合物半导体衬底。备选地，衬底100可以包括外延半导体层。漂移区107可以设置在衬底100中。漂移区107可以设置在两个电介质图案140c之间。漂移区107可以是衬底100的一部分。漂移区107可以用第一导电类型的掺杂剂掺杂。漂移区107可以包括主体以及从主体的底部朝向衬底100的底表面突出的突起107p。隔离图案140a可以设置在漂移区107中。隔离图案140a可以设置在两个电介质图案140c之间并且可以与两个电介质图案140c间隔开。根据实施例，隔离图案140a可以包括氮化物层、氧化物层或氮氧化物层。根据实施例，隔离图案140a可以包括与电介质图案140c相同的材料。例如，根据实施例，隔离图案140a和电介质图案140c可以包括硅氧化物层。隔离图案140a可以设置为具有自衬底100的顶表面的第一深度D1，电介质图案140c可以设置为具有自衬底100的顶表面的第二深度D2。根据实施例，第一深度D1可以小于第二深度D2。例如，根据实施例，第二深度D2可以是第一深度D1的至少两倍。例如，根据实施例，第一深度D1可以为0.15～0.2μm，第二深度D2可以为0.4～0.6μm。在实施例中，隔离图案140a的整个底表面可以是平坦的。例如，隔离图案140a的顶表面和底表面之间的距离可以在整个隔离图案140a始终是一致的。例如，隔离图案140a的顶表面和底表面之间的距离可以一致地保持为第一深度D1。因此，隔离图案140a的底表面可以是平坦的，而没有任何不平坦的轮廊或任何台阶差异。在实施例中，隔离图案140a的至少一部分可以交叠漂移区107的突起107p。例如，根据实施例，隔离图案140a可以完全交叠漂移区107的突起107p。隔离图案140a可以在第一方向上具有第一宽度，漂移区107的突起107p可以在第一方向上具有第二宽度。第一方向可以是从两个电介质图案140c中的一个朝向两个电介质图案140c中的另一个的方向。根据实施例，第二宽度可以实质上等于或大于第一宽度。然而，本专利技术构思不限于以上描述。例如，备选地，突起107p的第二宽度可以小于隔离图案140a的第一宽度。根据实施例，电介质图案140c和隔离图案140a可以在衬底100中定义有源区。第一阱区109a和第二阱区109b可以设置在漂移区107中。在实施例中，第二阱区109b可以具有与漂移区10本文档来自技高网...

【技术保护点】
一种形成半导体器件的方法，所述方法包括：制备具有晶体管区和对准区的衬底；分别在所述晶体管区的衬底中和所述对准区的衬底中形成第一沟槽和第二沟槽；在所述晶体管区的衬底中形成漂移区；形成分别与所述漂移区的两端相邻的两个第三沟槽；以及分别在所述第一沟槽中形成隔离图案、在所述第二沟槽中形成掩埋电介质图案以及在所述两个第三沟槽中形成电介质图案，其中所述第一沟槽的深度小于所述第三沟槽的深度，所述第一沟槽的深度等于所述第二沟槽的深度。

【技术特征摘要】
2011.12.22 KR 10-2011-01403801.一种形成半导体器件的方法，所述方法包括：制备具有晶体管区和对准区的衬底；分别在所述晶体管区的衬底中和所述对准区的衬底中形成第一沟槽和第二沟槽；在所述晶体管区的衬底中形成漂移区；形成分别与所述漂移区的两端相邻的两个第三沟槽；以及分别在所述第一沟槽中形成隔离图案、在所述第二沟槽中形成掩埋电介质图案以及在所述两个第三沟槽中形成电介质图案，其中所述第一沟槽的深度小于所述第三沟槽的深度，所述第一沟槽的深度等于所述第二沟槽的深度。2.根据权利要求1所述的方法，其中所述第一沟槽和所述第二沟槽利用单一图案化工艺同时形成。3.根据权利要求1所述的方法，其中所述第二沟槽在随后的曝光工艺中用作对准键。4.根据权利要求1所述的方法，其中形成所述漂移区包括将第一导电类型的掺杂剂注入到所述晶体管区中围绕所述第一沟槽的衬底中。5.根据权利要求4所述的方法，还包括在所述漂移区中形成第一阱区和第二阱区，其中所述第一阱区形成在所述电介质图案中的一个与所述隔离图案之间，其中所述第一阱区形成为与所述隔离图案间隔开，以及其中所述第二阱区形成在所述电介质图案中的另一个与所述隔离图案之间。6.根据权利要求5所述的方法，其中所述第一阱区通过注入与所述第一导电类型不同的第二导电类型的掺杂剂来形成，所述第二阱区通过注入所述第一导电类型的掺杂剂来形成。7.根据权利要求1所述的方法，其中形成所述隔离图案、所述掩埋电介质图案和所述电介质图案包括：在所述第一、第二和第三沟槽中以及在所述衬底上形成电介质层；以及平坦化所述电介质层直到暴露所述衬底的顶表面。8.根据权利要求1所述的方法，其中所述第一沟槽的底表面是平坦的，使得所述第一沟槽的深度在所述第一沟槽的整个底表面始终是一致的。9.一种半导体器件，包括：在衬底中的两个电介质图案；漂移区，设置在所述两个电介质图案之间的衬底中并具有主体和从所述主体朝向所述衬底的底表面突出的突起，所述漂移区从所述两个电介质图案中的一个延伸到所述两个电介质图案中的另一个；隔离图案，在所述两个电介质图案之间的所述漂移区中；在所述衬底上的栅图案；以及在所述栅图案两侧的源区和漏区，其中所述两个电介质图案的深度大...

【专利技术属性】
技术研发人员：金容顿，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR