一种高速可编程任意整数分频器制造技术

本发明专利技术公开一种高速可编程任意整数分频器，涉及微电子技术中的高速可编程多模分频器的领域。该结构由固定分频器DIV1、固定分频器DIV2、可编程分频器DIV3，以及可编程计数器Counter实现。DIV1、DIV2、DIV3分频器均是基于移位寄存器的分频器，由输入时钟驱动，属于同步分频，能够工作在较高的频率，具有较小的相位噪声贡献。分频器DIV1为固定M1分频；分频器DIV2为固定M2分频；分频器DIV3为可编程1～M3分频；计数器Counter为可编程1～N计数器。本发明专利技术针对传统可编程多模整数分频器不能同时工作在较高频率和任意整数分频范围，提出一种基于移位寄存器的高速可编程任意整数分频器的结构，适用于高速、宽范围多模分频的应用。

【技术实现步骤摘要】
一种高速可编程任意整数分频器
本专利技术涉及微电子技术中的高速可编程多模分频器的领域，特别是高速可编程任意整数分频的分频器领域。
技术介绍
可编程分频器，通常用于频率合成器之中，将输出频率分频后与参考频率输入到鉴频鉴相器(PFD)中进行比较。在锁相环(PLL)中，可编程分频器主要的作用是降低PFD的工作频率，以及改变PLL的输出频率。随着集成电路的发展，以及系统对速度要求，PLL的输出频率越来越高，要求可编程分频器工作在较高的频率，是PLL设计的一个难点，部分传统的可编程分频器，可实现任意整数分频，但工作速度慢；双模预分频器，可实现高速分频，往往应用在分频比较大的连续分频情况，无法实现任意整数分频的情况；异步分频结构，由于级间延时，不能实现高速分频。2013年7月发表在IEEE上的《AGHzFull-Division-RangeProgrammableDividerwithOutputDuty-CycleImproved》一文中，公开了一种高速任意整数分频器的设计，然而由于电路结构的原因，采用异或门和异步分频，使输出波形失真严重且具有较大的相位噪声，限制了其应用的范围。因此对于高速可编程宽范围分频应用，需要进行创新改进设计。
技术实现思路
本专利技术提出一种高速可编程任意整数分频器，避免了传统分频器工作频率低和不能实现任意整数分频的缺点，实现了高速可编程任意整数分频功能。为实现上述目的，本专利技术提供的技术方案一种高速可编程任意整数分频器，该分频器包括：分频器DIV1、DIV2、DIV3，采用移位寄存方式，实现高速分频；其中DIV1为固定分频器，分频比为M1；DIV2为固定分频器，分频比M2；DIV3为可编程分频器，分频比为1～M3；计数器Counter为可编程计数器，计数范围为1～N；SEL[3:0]用于选择DIV1、DIV2、DIV3的输入信号，如图1所示。当要求分频比范围为1～M3时，分频器DIV1与分频器DIV2处于掉电状态(Power-Down)，不工作；SEL[3:2]控制分频器DIV3输出直接反馈到分频器DIV3的输入，仅有分频器DIV3形成移位寄存器，总的分频比公式为N_total＝M3，完成1～M3分频；当要求分频比范围为M3～M2+M3分频时，分频器DIV1处于掉电状态，SEL[3:2]和SEL[1]控制分频器DIV3输出直接反馈到分频器DIV2的输入，分频器DIV2和分频器DIV3形成移位寄存器，总的分频比公式为N_total＝M2+M3，完成M3～M2+M3分频；当要求分频比范围为M2+M3～M1+M3分频时(M1>M2)，分频器DIV2处于掉电状态，SEL[3:2]、SEL[1]和SEL[0]控制分频器DIV3输出直接反馈到分频器DIV1的输入、分频器DIV1和分频器DIV3形成移位寄存器，总的分频比公式为N_total＝M1+M3，完成M2+M3～M1+M3分频；当要求分频比范围为M1+M3～M1+M2+M3分频时，SEL[3:2]、SEL[1]和SEL[0]控制分频器DIV3输出直接反馈到分频器DIV1的输入，分频器DIV1、分频器DIV2和分频器DIV3形成移位寄存器，总的分频比公式为N_total＝M1+M2+M3，完成M1+M3～M1+M2+M3分频；当要求分频比范围大于M1+M2+M3分频时，SEL[3:2]、SEL[1]和SEL[0]控制分频器DIV3输出直接反馈到分频器DIV1的输入，计数器Counter用于计数分频器DIV1的分频次数(N)，根据分频比的需要，选择将分频器DIV2接入或断开移位寄存器链路中，总的分频比公式为N_total＝N*M1+(M2)+M3，完成大于M1+M2+M3的分频。该高速可编程任整数分频器由分频器DIV1、DIV2、DIV3和计数器Counter构成。DIV1、DIV2、DIV3的组合方式使得M1、M2、M3的取值自由度加大，加大分频器的应用范围。根据分频的要求，合适的选取M1、M2、M3、N的值，就能实现高速可编程任意整数分频的需求。附图说明为了更清楚地说明本专利技术实施例中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一个实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。图1为本专利技术一种高速可编程任意整数分频器的结构示意图；图2为本申请实施例提供的一种1～64分频的结构示意图；图3为本申请实施例提供的一种3分频的关键信号时序图；图4为本申请实施例提供的一种9分频的关键信号时序图；图5为本申请实施例提供的一种13分频的关键信号时序图；图6为本申请实施例提供的一种17分频的关键信号时序图；图7为本申请实施例提供的一种21分频的关键信号时序图。具体实施方式下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例，仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。根据所提高速可编程任意整数分频器，用于实现1～64分频，取M1＝8、M2＝4、M3＝8、N＝7，具体的实现方案如下所示：参考图2所示，为本申请实施例提供的一种1～64高速可编程任意整数分频器结构示意图。由分频器DIV1、DIV2、DIV3、计数器Counter构成。分频器DIV1为移位寄存器结构，每个时钟上升沿，数据移动一位，实现时钟8分频。分频器DIV1的输出受计数器Counter的控制，只有当计数器Counter输出达到预设的计数值时，分频器DIV1输出分频时钟，实现时钟的8N(N为计数器的置数值)分频。分频器DIV2为移位寄存器结构，每个时钟上升沿，数据移动一位，实现时钟的4分频，SEL[1]对分频器DIV2的输入信号进行选择。分频器DIV3为移位寄存器结构，每个时钟上升沿，数据移动一位，实现时钟的1～8分频，SEL[3：2]对分频器DIV3的输入信号进行选择。计数器Counter为移位寄存器结构，在分频器DIV1给出时钟信号时，数据移动一位，达到计数状态时，CTL变为高电平，提前使能分频器DIV1输出，有利于高速的应用，实现对分频器DIV1的8分频的计数功能。分频器DIV1、DIV2、DIV3由输入时钟驱动，根据分频的需要，选择将分频器DIV1和分频器DIV2接入到移位寄存器链之中，为了实现系统的低功耗，对未用的模块进行掉电(Power-Down)处理，使其不工作。当分频比要求在1～8范围内时，控制信号SEL[3]＝1，由分频器DIV3构成一个移位计数器，总的分频比公式为N_total＝M3，实现高速1～8分频；分频器DIV1和DIV2处于掉电状态，不工作，作为一个实施例，图3为3分频对应的时序图，输入时钟对初始输出高电平平移3个周期输出，然后反馈到分频器DIV3的输入完成3分频，其他分频时序图与之相似。当分频比要求在9～12范围内时，控制信号SEL[3]＝0,SEL[2]＝1，SEL[1]＝1，由分频器DIV2和分频器DIV3构成一个移位计数器，总的分频比公式为N_total＝M2+M3，实现高速9～12分频；本文档来自技高网...

【技术保护点】
一种高速可编程任意整数分频器，该分频器包括：分频器DIV1、DIV2、DIV3，采用移位寄存方式，实现高速分频；其中DIV1为固定分频器，分频比为M1；DIV2为固定分频器，分频比M2；DIV3为可编程分频器，分频比为1～M3；计数器Counter为可编程计数器，计数范围为1～N；SEL[3:0]用于选择DIV1、DIV2、DIV3的输入信号；当要求分频比范围为1～M3时，分频器DIV1与分频器DIV2处于掉电状态(Power‑Down)，不工作；SEL[3:2]控制分频器DIV3输出直接反馈到分频器DIV3的输入，仅有分频器DIV3形成移位寄存器，总的分频比公式为N_total＝M3，完成1～M3分频；当要求分频比范围为M3～M2+M3分频时，分频器DIV1处于掉电状态，SEL[3:2]和SEL[1]控制分频器DIV3输出直接反馈到分频器DIV2的输入，分频器DIV2和分频器DIV3形成移位寄存器，总的分频比公式为N_total＝M2+M3，完成M3～M2+M3分频；当要求分频比范围为M2+M3～M1+M3分频时(M1>M2)，分频器DIV2处于掉电状态，SEL[3:2]、SEL[1]和SEL[0]控制分频器DIV3输出直接反馈到分频器DIV1的输入、分频器DIV1和分频器DIV3形成移位寄存器，总的分频比公式为N_total＝M1+M3，完成M2+M3～M1+M3分频；当要求分频比范围为M1+M3～M1+M2+M3分频时，SEL[3:2]、SEL[1]和SEL[0]控制分频器DIV3输出直接反馈到分频器DIV1的输入，分频器DIV1、分频器DIV2和分频器DIV3形成移位寄存器，总的分频比公式为N_total＝M1+M2+M3，完成M1+M3～M1+M2+M3分频；当要求分频比范围大于M1+M2+M3分频时，SEL[3:2]、SEL[1]和SEL[0]控制分频器DIV3输出直接反馈到分频器DIV1的输入，计数器Counter用于计数分频器DIV1的分频次数(N)，根据分频比的需要，选择将分频器DIV2接入或断开移位寄存器链路中，总的分频比公式为N_total＝N*M1+(M2)+M3，完成大于M1+M2+M3的分频。...

【技术特征摘要】
1.一种高速可编程任意整数分频器，该分频器包括：分频器DIV1、DIV2、DIV3，采用移位寄存方式，实现高速分频；其中DIV1为固定分频器，分频比为M1；DIV2为固定分频器，分频比M2；DIV3为可编程分频器，分频比为1～M3；计数器Counter为可编程计数器，计数范围为1～N；SEL[3:0]用于选择DIV1、DIV2、DIV3的输入信号；当要求分频比范围为1～M3时，分频器DIV1与分频器DIV2处于掉电状态(Power-Down)，不工作；SEL[3:2]控制分频器DIV3输出直接反馈到分频器DIV3的输入，仅有分频器DIV3形成移位寄存器，总的分频比公式为N_total＝M3，完成1～M3分频；当要求分频比范围为M3～M2+M3分频时，分频器DIV1处于掉电状态，SEL[3:2]和SEL[1]控制分频器DIV3输出直接反馈到分频器DIV2的输入，分频器DIV2和分频器DIV3形成移位寄存器，总的分频比公式为N_total＝M2+M3，完成M3～M2+M3分频；当要求分频比范围为M2+M3～M1+M3分频...

【专利技术属性】
技术研发人员：李靖，胡远冰，周琦，宁宁，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川,51