高性能非易失性存储器模块制造技术

公开了存储器控制器、器件、模块、系统和相关的方法。在一个实施例中，存储器模块包括用于经由总线耦合到存储器控制器的引脚接口。该模块包括至少两个非易失性存储器器件、以及设置在引脚接口与所述至少两个非易失性存储器之间的缓冲器。缓冲器从存储器控制器接收与DRAM存储器模块访问命令交错的非易失性存储器访问命令。

High performance nonvolatile memory module

A memory controller, a device, a module, a system, and related methods are disclosed. In one embodiment, the memory module includes a pin interface for coupling to the memory controller via the bus. The module includes at least two non-volatile memory devices, and buffers disposed between the pin interface and the at least two non-volatile memories. The buffer receives a nonvolatile memory access command interleaved with the DRAM memory module access command from the memory controller.

【技术实现步骤摘要】
【国外来华专利技术】高性能非易失性存储器模块
本文公开涉及存储器模块、存储器控制器、存储器器件以及相关方法。
技术介绍
在市场上已经出现连续几代的动态随机存取存储器组件(DRAM)，其具有不断缩小的平版印刷特征尺寸。因此来自每代的器件存储容量已得以增大。此外，由于晶体管性能的改进，每代的接口信令速率也已得以增大。不幸的是，存储器系统设计的尚未显示出显著改进的一个度量是标准存储器通道的模块容量。随着信令速率的增大，该容量已不断下降。部分原因是标准存储器系统中使用的链路拓扑。当将更多的模块添加到系统中时，信号完整性降低，并且信号速率必然减小。当在最大信令速率下运行时，如今的典型存储器系统仅限于一个或两个模块。除非进行改进，否则在最大信令速率下，未来存储器系统可能限于单个模块上的单排器件(singlerankofdevices)(或单排器件堆叠)。附图说明在附图中以示例性而非限制性的方式示出了本公开的实施例，并且附图中相似的附图标记表示相似的元件，并且附图中：图1示出了采用存储器控制器、非易失性存储器模块和DRAM存储器模块的存储器系统的一个实施例。图2示出了图1所示的非易失性存储器模块的一个实施例图3示出了在图2的非易失性存储器模块缓冲器电路中采用的导引逻辑(steeringlogic)的一个实施例。图4示出了图1的DRAM存储器模块的一个实施例。图5A从存储器控制器的角度示出了从非易失性存储器模块读取数据的方法的一个实施例的流程图。图5B从存储器控制器的角度示出了将数据写入非易失性存储器模块的方法的一个实施例的流程图。图6A从非易失性存储器模块的角度示出了显示来自非易失性存储器模块的读取数据传输的流程图的一个实施例。图6B从非易失性存储器模块的角度示出了显示向非易失性存储器模块的写入数据传输的流程图的一个实施例。图7A示出了与图6A的读取数据传输相关的时序图的一个实施例。图7B示出了与图6B的写入数据传输相关的时序图的一个实施例。图8示出了涉及非易失性存储器模块和DRAM存储器模块的读取数据传输的框图，其中每个模块被分配系统带宽的一半。图9示出了与图8的读取数据传输相关的时序图。图10示出了类似于图8的涉及非易失性存储器模块和DRAM存储器模块的读取数据传输的框图，其中每个模块被分配系统带宽的一半。图11示出了与图10的读取数据传输相关的时序图。图12示出了类似于图8和图10的读取数据传输的框图，但是其中整个系统带宽被分配给DRAM存储器模块。图13示出了示出了与图12的读取数据传输相关的时序图。图14示出了来自DRAM模块的读取操作以及来自非易失性存储器模块的读取操作的框图，非易失性存储器模块在单独的写入操作中将写入数据直接传输给DRAM模块。图15示出了与图14的数据传输相关的时序图。图16示出了非易失性存储器模块和缓冲DRAM存储器模块的框图，并且其中整个系统带宽被分配给非易失性存储器模块。图17示出了与图16的读取数据传输相关的时序图。图18示出了具有两个缓冲DRAM模块和非易失性存储器模块的可替换系统布置。具体实施方式公开了内存模块、存储器控制器、器件以及相关方法。在一个实施例中，公开了一种存储器模块，其包括用于耦合到总线的引脚接口。总线将模块耦合到存储器控制器。该模块包括至少两个非易失性存储器器件以及布置在引脚接口与所述至少两个非易失性存储器器件之间的缓冲器。缓冲器从存储器控制器接收与DRAM存储器模块访问命令交错(interleave)的非易失性存储器访问命令。这允许点对点系统架构，点对点系统架构可将非易失性存储器模块和DRAM存储器模块一起使用以使容量和性能最大化。参考图1，一般性地以100表示的存储器系统的一个实施例采用通过点对点信令链路106和108耦合到存储器控制电路装置110的多个存储器模块102和104。模块102和104可为相同或不同的类型，例如DRAM存储器模块或非易失性存储器模块。这里描述的架构使得可在点对点拓扑中混合不同的模块类型，以使存储器容量和性能最大化。继续参考图1，存储器控制电路装置110的一个特定实施例可包括例如与请求者集成电路(IC)分离的分立存储器控制器，或者控制诸如DRAM和非易失性存储器的存储器器件的任何IC，并且可为任何类型的片上系统(SoC)。存储器控制电路装置110的一个实施例使用接口112向存储器模块102和104发送信号以及从它们接收信号。通过接口发送的写入数据信号可通过由写入错误检测校正(EDC)编码器114编码的错误检测校正(EDC)位来保护。写入EDC编码器114生成与写入数据符号相关联的错误信息，例如EDC奇偶校验位。可根据多个可接受的EDC算法之一生成错误编码，可接受的EDC算法包括例如简单的一位汉明码、更复杂的高速BCH(Bose，Ray-Chaudhuri和Hocquenghem)码。适用于本文所述实施例的一个特定错误代码是64/72错误检测校正码。诸如Reed-Solomon码、turbo码、循环冗余码(CRC)和低密度奇偶校验(LDPC)码的其他EDC码也是可接受的。存储器控制电路装置110包括读取EDC解码器116，用于解码与来自存储器模块102和104的输入读取数据符号相关联的错误信息。三级高速缓存118将存储器控制电路装置连接到主机处理资源(未示出)。图2示出了总体以200表示的非易失性存储器模块的一个特定实施例，其可适于包含在图1的系统100中。非易失性存储器模块200包括衬底202，衬底例如在204(以虚线方式)处安装多组组件，以在具有相似或不同存储器模块的点对点存储器系统中实现期望的模块带宽。在206示出了组件组之一的更详细视图，应当理解，每个组采用相同的结构。出于这种考虑，每个组包括数据缓冲器组件DB208i(这里显示了九组，“i”是从1到9)，数据缓冲器组件经由第一初级DQ半字节组DQu与存储器控制电路装置110(图1)连接。D组缓冲器组件还和与另一存储器模块共享的初级半字节组DQt连接。对于一个实施例，每个数据半字节组包括四个数据DQ链路和差分选通DQS链路(未示出)。次级数据DQ半字节组DQn将每个数据缓冲器组件208i耦合到一组非易失性存储器器件210。尽管图2示出了非易失性存储器模块200使用九个数据缓冲器组件DB2081-DB2089(以适应同样由DRAM存储器模块使用的错误代码保护的数据传输)，然而缓冲器组件可以可替换地被合并成数量较小的更广泛的组件(诸如三个组件，每个组件例如具有六个初级半字节接口)。进一步参考图2，对于一个具体实例，一组非易失性存储器器件210包括四个非易失性存储器裸片的堆叠。每个堆叠可能包含八个非易失性存储组件。每个非易失性存储器组件的接口可使用穿硅通孔或任何其他连接方法并联连接。其他堆叠配置也是可能的。在放大视图2-2中示出了堆叠的一组器件的一个实例，示出了在单个包封214内的堆叠的组件212。对于某些配置，模块衬底202的相对侧可诸如在216安装存储器组件。继续参考图2，非易失性存储器模块200包括控制/地址(CA)缓冲器组件RCD，控制/地址(CA)缓冲器组件RCD驱动连接到每个数据缓冲器组件的中间CAi链路，使得在218，每个数据缓冲器组件驱动通向每个非易失性存储器堆叠本文档来自技高网...

【技术保护点】
一种存储器模块，包括：用于耦合到总线的引脚接口，所述总线被耦合到存储器控制器；至少两个非易失性存储器器件；布置在所述引脚接口与所述至少两个非易失性存储器器件之间的缓冲器；并且其中所述缓冲器从所述存储器控制器接收与DRAM存储器模块访问命令交错的非易失性存储器访问命令。

【技术特征摘要】
【国外来华专利技术】2015.03.11 US 62/131,763;2015.07.28 US 62/197,991;1.一种存储器模块，包括：用于耦合到总线的引脚接口，所述总线被耦合到存储器控制器；至少两个非易失性存储器器件；布置在所述引脚接口与所述至少两个非易失性存储器器件之间的缓冲器；并且其中所述缓冲器从所述存储器控制器接收与DRAM存储器模块访问命令交错的非易失性存储器访问命令。2.根据权利要求1所述的存储器模块，其中：对所述至少两个非易失性存储器器件的访问包括根据错误代码存储错误信息，所述错误代码由被耦合到所述存储器控制器的至少一个DRAM模块采用。3.根据权利要求2所述的存储器模块，其中，所述错误代码包括64/72错误检测校正码。4.根据权利要求1所述的存储器模块，其中，所述缓冲器包括：内部存储设备；以及逻辑，用于解释来自所述存储器控制器的命令以执行对所述至少两个非易失性存储器器件的块访问并且在所述内部存储设备与所述至少两个非易失性存储器器件之间传输数据块。5.根据权利要求4所述的存储器模块，其中：所述内部存储设备用于临时存储从所述至少两个非易失性存储器器件传输的数据块；并且所述逻辑用于解释来自所述存储器控制器的命令以执行对存储在所述内部存储设备中的数据块的列访问。6.根据权利要求4所述的存储器模块，其中：所述内部存储设备包括静态随机存取存储器(SRAM)。7.根据权利要求1所述的存储器模块，其中：所述逻辑还包括旁路电路装置，用于在不访问所述至少两个非易失性存储器器件的情况下，导引输入的信号通过所述引脚接口。8.根据权利要求1所述的存储器模块，其中，所述缓冲器为了以下目的中的至少一项生成至所述存储器控制器的状态返回信号：(1)使能对所述至少两个非易失性存储器的并行访问，(2)适应可变非易失性存储器访问，以及(3)适应更大的非易失性存储器访问粒度。9.根据权利要求1所述的存储器模块，其中，所述缓冲器包括用于处理对所述至少两个非易失性存储器器件的多次访问的逻辑...

【专利技术属性】
技术研发人员：F·韦尔，E·特塞恩，J·林斯塔特，
申请(专利权)人：拉姆伯斯公司，
类型：发明
国别省市：美国,US