振荡电路、升压电路及半导体装置制造方法及图纸

课题在于：提供能够降低高电源电压时的功耗的振荡电路、升压电路、半导体装置。解决方案在于：在振荡电路的环形振荡器电路中，反相器电路的PMOS晶体管的衬底与第1电源电压连接，源极与控制反相器电路的供给电流的第1恒流元件的PMOS晶体管的漏极连接，第1恒流元件的PMOS晶体管的源极与第1电源电压为既定电压以上时成为恒压的第2电源电压VREG连接。

Oscillation circuit, booster circuit, and semiconductor device

The subject is to provide an oscillation circuit, a boost circuit, and a semiconductor device that can reduce power consumption at a high supply voltage. The solution is: in the ring oscillator circuit oscillation circuit, inverter circuit substrate PMOS transistors connected with first supply voltage PMOS transistor source and supply current control inverter circuit first constant current element drain connection, first PMOS transistor constant current source and the first components of the power supply voltage is established the voltage above second supply voltage become VREG constant pressure connection.

【技术实现步骤摘要】
振荡电路、升压电路及半导体装置
本专利技术关于能够在高电源电压时降低功耗的振荡电路。
技术介绍
在能够电气删除/写入/读出数据的EEPROM等的非易失性存储器中，进行删除/写入动作时，需要对所选择的存储器单元施加电源电压VDD以上的高电压。利用使输入电压升压的充电泵电路来产生期望的高电压。利用充电泵电路的升压电路的输出电流由以下的式（1）表示。在此TCLK为振荡电路的时钟信号的振荡周期，fCLK为振荡电路的输出时钟信号的振荡频率，CCP为充电泵电路的电容器电容，VCLK为时钟信号的振幅（＝电源电压VDD）。由（1）式，向存储器单元供给的输出电流IOUT与电源电压VDD成比例。变得在高电源电压时所需以上地供给输出电流IOUT。作为结果存在消耗电流/功耗会较大增加的课题。为了解决这样的课题，提出如下的技术。（例如，参照专利文献1）图5是示出现有的振荡电路的一个例子的电路图。现有的振荡电路是将由串联连接的PMOS晶体管和NMOS晶体管构成的反相器电路3以奇数级级联连接而成环状的环形振荡器电路。对反相器电路3分别连接恒流元件2。各个恒流元件2与电源电路1连接。对构成环形振荡器电路的反相器电路3的栅极电容Cg充放电的电荷Q由以下的式（2）表示。在此，IBIAS为充放电电流，t为充放电时间。通过将（2）式变形，充放电时间t和振荡频率fCLK分别由以下的式（3）、（4）表示。在电源电路1稳定动作上充分的电源电压区域中，充放电电流IBIAS由恒流元件2决定。充放电电流IBIAS被认为不依赖电源电压VDD而固定。因而，认为反相器电路3的栅极电容Cg和充放电电流IBIAS为常数。由（3）式、（4）式，充放电时间t与电源电压VDD成比例，而振荡频率fCLK与电源电压VDD成反比例。通过使用这样构成的振荡电路10，相对于电源电压VDD的上升，能够降低振荡频率fCLK。能够抑制输出电流IOUT，能够达到低消耗电流/低功耗。【现有技术文献】【专利文献】【专利文献1】日本专利第3553508号公报。
技术实现思路
【专利技术要解决的课题】然而近年来，半导体装置更进一步的低电源电压化正在开展。为了使内置升压电路的半导体装置即便在低电源电压时也稳定地动作，需要提升低电源电压时的振荡频率。若在现有技术的振荡电路的状态下提升振荡频率，则变得不仅提升低电源电压时的振荡频率，还整体提升振荡频率。因此，再次浮现出高电源电压时的消耗电流/功耗会所需以上地增加的课题。【用于解决课题的方案】本专利技术为了解决上述课题，在振荡电路的环形振荡器电路中，将反相器电路的PMOS晶体管的衬底连接到电源电压VDD。将反相器电路的PMOS晶体管的源极连接到控制反相器电路的供给电流的第1恒流元件的PMOS晶体管的漏极。将第1恒流元件的PMOS晶体管的源极连接到当电源电压VDD成为既定电压以上时成为恒压的第2电源电压VREG。【专利技术效果】在本专利技术中，通过使用如上述那样构成的振荡电路的环形振荡器电路，在比既定电压还高的电源电压时，在反相器电路的PMOS晶体管的源极与衬底间产生电位差。因为衬底偏置效应而阈值电压上升，反相器电路的反相时间（＝充放电时间t）变得比现有技术还长。能够比现有技术还降低振荡频率，能够实现降低消耗电流/功耗。附图说明【图1】是示出本实施方式的振荡电路的一个例子的电路图。【图2】是示出本实施方式的振荡电路的电源电路的一个例子的电路图。【图3】是示出本实施方式的电源电压VREG与电源电压VDD的关系的图表。【图4】是示出本实施方式的升压电路的一个例子的电路图。【图5】是示出现有的振荡电路的一个例子的电路图。具体实施方式以下，参照附图，对本专利技术的实施方式进行说明。图1是示出本实施方式的振荡电路10的一个例子的电路图。是将由串联连接的PMOS晶体管和NMOS晶体管构成的反相器电路3以奇数级级联连接而成环状的环形振荡器电路。对反相器电路3分别连接恒流元件2。各个恒流元件2与电源电路1连接。反相器电路3的PMOS晶体管的衬底与电源电压VDD连接。反相器电路3的PMOS晶体管的源极与控制供给电流的第1恒流元件即PMOS晶体管MP1的漏极连接。PMOS晶体管MP1的栅极被输入电源电路1输出的偏置电压PBIAS，源极和衬底被输入第2电源电压VREG，漏极与各个反相器电路3的PMOS晶体管的源极连接。反相器电路3的NMOS晶体管将衬底连接到接地电位VSS，源极与控制反相器电路3的供给电流的第2恒流元件的NMOS晶体管MN1的漏极连接。NMOS晶体管MN1的栅极被输入电源电路1输出的偏置电压NBIAS，将源极和衬底连接到接地电位VSS，漏极与各个反相器电路3的NMOS晶体管的源极连接。图2是示出本实施方式的振荡电路10的电源电路1的一个例子的电路图。由4个晶体管MP21、MP22、MN21、MN22和电阻制作恒流源IREF。利用由NMOS晶体管MN22和MN23构成的电流反射镜电路向PMOS晶体管MP23供给恒流IREF。利用由PMOS晶体管MP23和MP24构成的电流反射镜电路向NMOS晶体管MN24供给恒流IREF。偏置电压PBIAS从PMOS晶体管MP23的漏极输出。另外，偏置电压NBIAS从NMOS晶体管MN24的漏极输出。第2电源电压VREG成为栅极和漏极饱和接线的PMOS晶体管MP26的阈值电压｜Vtp｜与NMOS晶体管MN25的阈值电压Vtn之和。耗尽型NMOS晶体管MD11、MD12作为源极跟随器转换第2电源电压VREG的输出阻抗。图3是示出本实施方式的第2电源电压VREG与电源电压VDD的关系的图表。图3的电压V0是由图2所示的栅极和漏极饱和接线的PMOS晶体管MP26的阈值电压｜Vtp｜与NMOS晶体管MN25的阈值电压Vtn之和决定的电压。在电源电压VDD低于电压V0的区域，第2电源电压VREG成为与电源电压VDD大致相等。在电源电压VDD高于电压V0的区域，第2电源电压VREG以既定电压V0成为恒压。在电源电压VDD比既定电压V0还高的情况下（VDD＞V0），在电源电压VDD与第2电源电压VREG之间产生电位差。在反相器电路3的PMOS晶体管的源极与衬底间产生电位差，对源极－衬底间施加正向偏置电压Vsb。PMOS晶体管中正向偏置电压Vsb扩大沟道下的耗尽层，沟道区域的空穴减少，从而沟道的厚度变薄。为了使沟道回到原来的厚度，必须施加更大的栅极－源极间电压Vgs，因此作为结果阈值电压上升。这样，将阈值电压因源极与衬底间的电位差而上升的情形称为衬底偏置效应。如果电源电压VDD变得比既定电压V0高，则因衬底偏置效应反相器电路3的PMOS晶体管的阈值电压进一步上升。由于反相器电路3的反相时间（＝充放电时间t）变得比现有技术还长，所以振荡频率fCLK比现有技术还降低。电源电压VDD越比既定电压V0高，电源电压VDD与第2电源电压VREG之间的电位差就越大。衬底偏置效应造成的振荡频率fCLK的降低会更加显著地显现。此外，在本实施方式的振荡电路10中，环形振荡器电路的振幅为第2电源电压VREG，因此需要经由如图1所示的电平移位电路4而将振荡电路10的输出OSCCLK的振幅电平转换为电源电压VDD。如以上说明的那样，在图1所示的环形振荡器电路中，将反相器电路3的PMO本文档来自技高网...

【技术保护点】
一种振荡电路，其特征在于具备：环形振荡器电路，将由串联连接的PMOS晶体管和NMOS晶体管构成的反相器电路以奇数级级联连接，将所述反相器电路以环状连接；第1恒流元件，由使既定电流流过所述反相器电路的PMOS晶体管构成；第2恒流元件，由使既定电流流过所述反相器电路的NMOS晶体管构成；以及电源电路，由第1电源电压产生第1偏置电压和第2偏置电压和第2电源电压，所述第2电源电压在所述第1电源电压为既定电压以上时为固定的电压，所述反相器电路的PMOS晶体管的源极与所述第1恒流元件的PMOS晶体管的漏极连接，衬底被输入所述第1电源电压，所述反相器电路的NMOS晶体管的源极与所述第2恒流元件的NMOS晶体管的漏极连接，衬底被输入接地电压，所述第1恒流元件的PMOS晶体管的栅极被输入所述第1偏置电压，源极和衬底被输入所述第2电源电压，所述第2恒流元件的NMOS晶体管的栅极被输入所述第2偏置电压，源极和衬底被输入所述接地电压。

【技术特征摘要】
2016.03.18 JP 2016-0555841.一种振荡电路，其特征在于具备：环形振荡器电路，将由串联连接的PMOS晶体管和NMOS晶体管构成的反相器电路以奇数级级联连接，将所述反相器电路以环状连接；第1恒流元件，由使既定电流流过所述反相器电路的PMOS晶体管构成；第2恒流元件，由使既定电流流过所述反相器电路的NMOS晶体管构成；以及电源电路，由第1电源电压产生第1偏置电压和第2偏置电压和第2电源电压，所述第2电源电压在所述第1电源电压为既定电压以上时为固定的电压，所述反相器电路的PMOS晶体管的源极与所述第1恒...

【专利技术属性】
技术研发人员：村田正哉，
申请(专利权)人：精工半导体有限公司，
类型：发明
国别省市：日本,JP