在运行时间期间支持逻辑自测试模式引入的扫描链电路制造技术

本公开涉及在运行时间期间支持逻辑自测试模式引入的扫描链电路。具体地，一种用于测试组合逻辑电路的扫描链包括连接至组合逻辑电路的触发器的第一扫描链路径以用于在组合逻辑电路的运行时间期间的功能模式操作。触发器的第二扫描链路径也连接至组合逻辑电路并且支持移位模式和捕捉模式二者。当第一扫描链路径连接至组合逻辑电路以用于功能模式操作时，第二扫描链路径在移位模式下操作。第二扫描链然后在运行时间中断时连接至组合逻辑电路，并且在捕捉模式下操作以向组合逻辑电路施加测试数据。

A scan chain circuit that supports logical self-test patterns during runtime

The present disclosure relates to a scan chain circuit that supports logical self-test patterns during runtime. Specifically, for a scan chain test including combinational logic circuit connected to the first scan chain path of combinational logic circuit trigger for operation mode during the running time of the combinational logic circuit. The second scan chain path of the flip-flop is also connected to the combinational logic circuit and supports shift mode and capture mode two. When the first scan link path is connected to the combinational logic circuit for function mode operation, the second scan chain path operates in shift mode. The second scan chain is then connected to the combinational logic circuit when the run time is interrupted and operates in the capture mode to apply the test data to the combinational logic circuit.

【技术实现步骤摘要】
在运行时间期间支持逻辑自测试模式引入的扫描链电路
本公开涉及在系统运行时间处支持永久性硬件错误检测的电路。
技术介绍
随着用于制造集成电路的技术的发展，更多的逻辑功能被包括在单个集成电路器件上，从而增加了单个半导体器件上的门的数目。门被互连以执行多个复杂功能。制造缺陷或者由于电路老化而引起的缺陷可能会阻止集成电路执行所有设计的功能。为了检测这样的错误，进行对集成电路器件的设计的验证，并且对集成电路器件执行各种类型的电气测试。这些测试例如可以在制造时间(本领域称为可测试性设计(DFT))或者在系统引导时间执行。现在，例如结合安全性相关的应用，还需要在软件运行时间执行这样的测试。随着集成电路器件的复杂性的增加，验证和电气测试集成电路中的每个元件的成本和复杂性也增加。现代集成电路通常包含各种可测试性设计(DFT)结构以增强其可测试性。通常，DFT结构基于扫描设计，其中扫描测试数据被提供给输入测试引脚，被传递给嵌入到集成电路中的扫描链，并且由电路的逻辑来执行。这样的执行的结果被输出给输出测试引脚用于评估。当在制造测试模式下时，输入测试引脚可以通过自动测试设备(ATE)来直接驱动。当在系统操作模式下时，芯片上自测试功能(例如内置自测(BIST))可以提供扫描测试数据并且评估执行的结果。在任何电路操作模式(即制造测试模式、引导时间测试模式或系统运行时间测试模式)下，测试可能是一个耗时的活动。因此，对识别减小测试时间的方式感兴趣，尤其是在其中需要优化系统可用性的安全性敏感应用的上下文中。更特别地，根据系统运行时间测试模式，对于测试操作而言重要的是在尽可能短的时间期间内中断系统的运行时间操作。测试时间包括向扫描链中加载测试模式所用的时间、在电路装置中处理测试模式所用的时间、以及从扫描链读出测试结果所用的时间。在现有技术的方案中，已知的是，停止系统的运行时间功能操作，执行测试模式操作，并且然后重新开始运行时间功能操作。这一方案在系统准备方面引入了时间惩罚，因为运行时间功能操作已经被中断以允许测试模式操作。现有技术中需要一种用于在支持测试模式操作的情况下减小运行时间功能操作被中断的时长的手段。如果随后的测试模式到扫描链的引入可以在运行时间功能操作期间进行，则会是有益的。
技术实现思路
根据实施例，一种电路包括：第一触发器，具有第一数据输入、被配置成接收第一扫描数据的第一扫描输入、第一数据输出和第一扫描输出；第二触发器，具有第二数据输入、被配置成接收第二扫描数据的第二扫描输入、第二数据输出和第二扫描输出；第一多路复用器电路，具有耦合至第一数据输出的第一输入以及耦合至第二数据输出的第二输入，所述第一多路复用器的输出耦合至组合逻辑电路的输入；其中所述第一触发器响应于第一扫描启用信号的第一逻辑状态而在移位模式下操作，并且响应于第一扫描启用信号的第二逻辑状态而在捕捉模式下操作；其中所述第二触发器响应于第二扫描启用信号的第一逻辑状态而在移位模式下操作，并且响应于第二扫描启用信号的第二逻辑状态而在捕捉模式下操作；以及其中所述第一多路复用器电路由选择信号的第一逻辑值控制以在第一触发器支持组合逻辑电路的运行时间操作并且第二扫描启用信号处于第一逻辑状态以将测试数据移位到第二触发器中时将第一输入耦合至输出。根据实施例，一种电路包括：第一扫描链，包括多个第一触发器；第二扫描链，包括多个第二触发器；第一多路复用器电路，具有耦合至第二扫描链的数据输出的第一输入以及被耦合以接收第一测试数据的第二输入，所述第一多路复用器的输出耦合至第一扫描链的扫描输入；第二多路复用器电路，具有耦合至第一扫描链的数据输出的第一输入以及被耦合以接收第二测试数据的第二输入，所述第二多路复用器的输出耦合至第二扫描链的扫描输入。根据实施例，一种用于测试组合逻辑电路的电路包括：第一扫描链，包括多个第一触发器，多个第一触发器连接至用于在组合逻辑电路的运行时间期间的功能模式操作的组合逻辑电路；第二扫描链，包括多个第二触发器，多个第二触发器连接至组合逻辑电路并且支持移位模式和捕捉模式；其中当第一扫描链路径连接至用于在运行时间期间的功能模式操作的组合逻辑电路时，第二扫描链在移位模式下操作以接收测试数据；以及其中第二扫描链在运行时间被中断时连接至组合逻辑电路并且在捕捉模式下操作以向组合逻辑电路施加测试数据。附图说明以上以及其他特征和优点将结合附图在具体实施例的以下非限制性描述中详细讨论，在附图中：图1是基于扫描链的可测试性设计(DFT)的框图；图2是在扫描链中使用的触发器的一个示例的电路；图3是被配置成支持系统运行时间时的永久性硬件错误检测的扫描链电路的框图；图4是图3的电路的操作的波形图；图5是通过图3的电路实现的测试电路的电路图；以及图6是图5的电路的操作的波形图。具体实施方式现在参考图1，图1示出了基于扫描链的可测试性设计(DFT)的框图。扫描链10包括多个扫描链单元，其中每个单元包括触发器12。每个触发器12包括数据输入(D)和扫描输入(SI)。每个触发器12还包括数据输出(Q)和扫描输出(SO)。每个触发器12还被配置成在时钟输入(CK)处接收相同的时钟信号。每个触发器12的操作模式由向每个触发器12的扫描启用(Scan-En)输入施加的扫描启用信号来控制。当扫描启用处于第一逻辑状态时，触发器12通过将在扫描输入(SI)处接收的数据移位到数据输出(Q)和扫描输出(SO)来对时钟信号进行响应，这称为移位操作模式。当扫描启用处于第二逻辑状态时，触发器12通过将在数据输入(D)处接收的数据移位到数据输出(Q)和扫描输出(SO)来对时钟信号进行响应，这称为捕捉操作模式。在扫描链10中，一个触发器12的扫描输出(SO)耦合至扫描链10中的下一相继的触发器12的扫描输入(SI)(即耦合至构成扫描链的一系列单元中的下一单元)。扫描链10中的第一触发器12的扫描输入(SI)被耦合以从测试输入接收测试数据。扫描链10中的最后的触发器12的扫描输出(SO)被耦合以向测试输出输出测试结果数据。一个触发器12的数据输出(Q)耦合至被测试的组合逻辑单元16的输入。组合逻辑单元16包括被设计成执行一个或多个功能操作的大量互连的逻辑电路。组合逻辑单元16的输出耦合至扫描链10中的下一相继的触发器12的数据输入(D)(即，耦合至构成扫描链的一系列单元中的下一单元)。扫描链10中的第一触发器12的数据输入(D)可以被配置成从芯片或芯片级输入焊盘上的另一硬件功能接收信号。扫描链10中的最后的触发器12的数据输出(Q)通常用于驱动芯片或芯片级输出焊盘上的另一硬件功能的输入。触发器12可以具有任意合适的电路设计。图2示出了触发器12的一个示例的电路设计。触发器12包括多路复用器20，多路复用器20的输入耦合至数据输入(D)和扫描输入(SI)。多路复用器20响应于扫描启用(Scan-En)信号的逻辑状态来选择这些输入之一用于反相输出。钟控反相器22的输入耦合至多路复用器20的输出。钟控反相器22由时钟信号(CK)来控制。第一锁存器24由交叉耦合的反相器26和28形成，并且其输入耦合至钟控反相器22的输出。钟控反相器30的输入耦合至第一锁存器24的输出。钟控反相器30由时钟信号的逻辑逆来控制。第二锁存器32由交叉本文档来自技高网...

【技术保护点】
一种电路，包括：第一触发器，具有第一数据输入、被配置成接收第一扫描数据的第一扫描输入、第一数据输出和第一扫描输出；第二触发器，具有第二数据输入、被配置成接收第二扫描数据的第二扫描输入、第二数据输出和第二扫描输出；第一多路复用器电路，具有耦合至所述第一数据输出的第一输入以及耦合至所述第二数据输出的第二输入，所述第一多路复用器具有耦合至组合逻辑电路的输入的输出；其中所述第一触发器响应于第一扫描启用信号的第一逻辑状态而在移位模式下操作，并且响应于所述第一扫描启用信号的第二逻辑状态而在捕捉模式下操作；其中所述第二触发器响应于第二扫描启用信号的第一逻辑状态而在所述移位模式下操作，并且响应于所述第二扫描启用信号的第二逻辑状态而在所述捕捉模式下操作；以及其中所述第一多路复用器电路由选择信号的第一逻辑值控制，以在所述第一触发器支持所述组合逻辑电路的运行时间操作并且所述第二扫描启用信号处于所述第一逻辑状态以将测试数据移位到所述第二触发器中时将所述第一输入耦合至所述输出。

【技术特征摘要】
2016.03.16 US 15/071,3421.一种电路，包括：第一触发器，具有第一数据输入、被配置成接收第一扫描数据的第一扫描输入、第一数据输出和第一扫描输出；第二触发器，具有第二数据输入、被配置成接收第二扫描数据的第二扫描输入、第二数据输出和第二扫描输出；第一多路复用器电路，具有耦合至所述第一数据输出的第一输入以及耦合至所述第二数据输出的第二输入，所述第一多路复用器具有耦合至组合逻辑电路的输入的输出；其中所述第一触发器响应于第一扫描启用信号的第一逻辑状态而在移位模式下操作，并且响应于所述第一扫描启用信号的第二逻辑状态而在捕捉模式下操作；其中所述第二触发器响应于第二扫描启用信号的第一逻辑状态而在所述移位模式下操作，并且响应于所述第二扫描启用信号的第二逻辑状态而在所述捕捉模式下操作；以及其中所述第一多路复用器电路由选择信号的第一逻辑值控制，以在所述第一触发器支持所述组合逻辑电路的运行时间操作并且所述第二扫描启用信号处于所述第一逻辑状态以将测试数据移位到所述第二触发器中时将所述第一输入耦合至所述输出。2.根据权利要求1所述的电路，其中所述第一多路复用器电路还由所述选择信号的第二逻辑值控制，以在所述组合逻辑电路的运行时间操作被中断并且来自所述第二触发器的所述测试数据被施加给所述组合逻辑电路时将所述第二输入耦合至所述输出。3.根据权利要求2所述的电路，还包括：第三触发器，具有耦合至所述组合逻辑电路的输出的第三数据输入、耦合至所述第一触发器的所述第一扫描输出的第三扫描输入、第三数据输出和第三扫描输出；第四触发器，具有耦合至所述组合逻辑电路的输出的第四数据输入、耦合至所述第二触发器的所述第二扫描输出的第四扫描输入、第四数据输出和第四扫描输出；其中所述第三触发器响应于所述第一扫描启用信号的所述第一逻辑状态而在所述移位模式下操作，并且响应于所述第一扫描启用信号的所述第二逻辑状态而在所述捕捉模式下操作；其中所述第四触发器响应于所述第二扫描启用信号的所述第一逻辑状态而在所述移位模式下操作，并且响应于所述第二扫描启用信号的所述第二逻辑状态而在所述捕捉模式下操作。4.根据权利要求3所述的电路，其中当所述组合逻辑电路的运行时间操作被中断以响应于所施加的测试数据而捕捉从所述组合逻辑电路输出的数据时，所述第二扫描启用信号处于所述第二逻辑状态。5.根据权利要求1所述的电路，其中所述第一触发器是第一扫描链的一部分；其中所述第二触发器是第二扫描链的一部分；所述电路还包括第二多路复用器电路，所述第二多路复用器电路具有耦合至所述第一扫描链的输出的第一输入以及被耦合以接收第一测试数据的第二输入，所述第二多路复用器具有耦合至所述第二触发器的所述第二扫描输入的输出。6.根据权利要求5所述的电路，其中所述第二多路复用器电路由保存信号的第一逻辑状态控制，以将所述第一扫描链的输出耦合至所述第二触发器的所述第二扫描输入，从而将来自所述第一扫描链的数据保存在所述第二触发器中。7.根据权利要求6所述的电路，其中所述第二多路复用器电路由所述保存信号的第二逻辑状态控制以传递所述第一测试数据用于存储在所述第二触发器中。8.根据权利要求6所述的电路，还包括：第三多路复用器电路，具有耦合至所述第二扫描链的输出的第一输入以及被耦合以接收第二测试数据的第二输入，所述第三多路复用器具有耦合至所述第一触发器的所述第一扫描输入的输出。9.根据权利要求8所述的电路，其中所述第三多路复用器电路由恢复信号的第一逻辑状态控制，以将所述第二扫描链的输出耦合至所述第一触发器的所述第一扫描输入，从而从所述第二扫描链向所述第一触发器恢复数据。10.根据权利要求9所述的电路，其中所述第三多路复用器电路由所述恢复信号的第二逻辑状态控制以传递第二测试数据用于存储在所述第一触发器中。11.根据权利要求1所述的电路，其中所述第一触发器是第一扫描链的一部分；其中所述第二触发器是第二扫描链的一部分；所述电路还包括第二多路复用器电路，所述第二多路复用器电路具有耦合至所述第二扫描链的输出的第一输入以及被耦合以接收测试数据的第二输入，所述第二多路复用器具有耦合至所述第一触发器的所述第一扫描输入的输出。12.根据权利要求11所述的电路，其中所述第二多路复用器电路由恢复信号的第一逻辑状态控制，以将所述第二扫描链的输出耦合至所述第一触发器的所述第一扫描输入，从而在所述第一触发器中从所述第二扫描链...

【专利技术属性】
技术研发人员：B·费尔，
申请(专利权)人：意法半导体格勒诺布尔二公司，
类型：发明
国别省市：法国,FR