基于CPLD/FPGA的数字复接解复接装置制造方法及图纸

本实用新型专利技术公开了一种基于CPLD/FPGA的数字复接解复接装置，包括相连接的数字复接模块和数字解复接模块，所述数字复接模块设有一个时钟信号输入引脚、多个串行码流信号输入引脚、多个低速串行码流信号输入引脚和一个串行码流信号输出引脚，所述数字解复接模块包括数字解复接同步模块，所述数字解复接同步模块设有第一时钟信号输入引脚、一个串行码流信号输入引脚、第二时钟信号输入引脚、多个串行码流信号输出引脚、多个低速串行码流输出引脚、一个同步指示引脚、一个误码检测指示引脚和扣除脉冲时钟引脚。本实用新型专利技术具有以下有益效果：成本较低、能适应各种规模的系统、应用较为灵活、实现比较容易。

Digital multiplex and demultiplexing device based on CPLD/FPGA

The utility model discloses a CPLD/FPGA based digital multiplexing and demultiplexing device, including the connected digital multiplexing module and digital demultiplexing module, the digital multiplexer module is provided with a clock signal input pin, a serial bit stream signal input pin, a plurality of signal input pins and Low-speed serial bit stream a serial bit stream signal output pin, the digital demultiplexing module includes digital demultiplexing synchronization module, the digital demultiplexing synchronization module is provided with a first clock signal input pin, a serial bit stream signal input pin, second clock signal input pin, a serial bit stream signal output pin, a low speed the serial bit stream output pin, a pin, a synchronizing error indication pin detection and deduction of pulse clock pin. The utility model has the advantages that the cost is lower, the system can be adapted to various scales, the application is more flexible, and the realization is relatively easy.

【技术实现步骤摘要】
基于CPLD/FPGA的数字复接解复接装置
本技术涉及信号复接领域，特别涉及一种基于CPLD/FPGA的数字复接解复接装置。
技术介绍
在数字通信系统中，随着传输介质的不断发展，传输速率越来越高，单信道的传输容量越来越大，多业务单信道传输已成为必然。需要在发送端把较低传输速率的各种业务数据码流变换成高速码流，在接收端再把高速码流变换低速的各种业务数据码流。数字复接解复接技术就可以实现这种变换。数字复接把低速率码流变换成高速率码流，把两个或两个以上的支路数字信号按时分复用方式合并成单一的合路数字信号。数字解复接把高速码流变换成低速码流，把一路复合数字信号分离成各支路信号。目前复接解复接技术主要由专用集成电路完成，或者用数量庞大的基础元件组合实现，成本高，专用性强，应用不灵活，实现起来比较困难。
技术实现思路
本技术要解决的技术问题在于，针对现有技术的上述成本较高、专用性较强、应用不灵活、实现比较困难的缺陷，提供一种成本较低、能适应各种规模的系统、应用较为灵活、实现比较容易的基于CPLD/FPGA的数字复接解复接装置。本技术解决其技术问题所采用的技术方案是：构造一种基于CPLD/FPGA的数字复接解复接装置，包括相连接的数字复接模块和数字解复接模块，所述数字复接模块设有一个时钟信号输入引脚、多个串行码流信号输入引脚、多个低速串行码流信号输入引脚和一个串行码流信号输出引脚，所述数字解复接模块包括数字解复接同步模块，所述数字解复接同步模块设有第一时钟信号输入引脚、一个串行码流信号输入引脚、第二时钟信号输入引脚、多个串行码流信号输出引脚、多个低速串行码流输出引脚、一个同步指示引脚、一个误码检测指示引脚和扣除脉冲时钟引脚。在本技术所述的基于CPLD/FPGA的数字复接解复接装置中，所述数字复接模块中的串行码流信号输入引脚的个数为七个，所述数字复接模块中的低速串行码流信号输入引脚的个数为十三个，所述数字解复接同步模块的串行码流信号输出引脚的个数为七个，所述数字解复接同步模块的低速串行码流输出引脚的个数为十三个。在本技术所述的基于CPLD/FPGA的数字复接解复接装置中，所述数字解复接模块还包括与门，所述数字解复接同步模块的第一时钟信号输入引脚与所述与门的输出端连接，所述数字解复接同步模块的扣除脉冲时钟引脚与所述与门的一个输入端连接，所述数字解复接同步模块的第二时钟信号输入引脚与所述与门的另一个输入端连接。在本技术所述的基于CPLD/FPGA的数字复接解复接装置中，所述数字复接模块的内部有一个3位计数器、一个8位串行移位器和一个8位计数器。在本技术所述的基于CPLD/FPGA的数字复接解复接装置中，所述数字解复接同步模块的内部设有一个3位计数器、一个8位串行移位器、一个8位计数器和一个16位串行移位器。在本技术所述的基于CPLD/FPGA的数字复接解复接装置中，在输入时钟的触发下实现所述数字复接模块中3位计数器的累加和8位串行移位器的移位，将第8位寄存器的值输出到所述数字复接模块的串行码流信号输出引脚。在本技术所述的基于CPLD/FPGA的数字复接解复接装置中，在输入时钟信号的触发下实现对所述数字解复接同步模块中3位计数器的累加和8位串行移位器的移位，将输入串行码流信号输入给所述数字解复接同步模块中的8位串行移位器。实施本技术的基于CPLD/FPGA的数字复接解复接装置，具有以下有益效果：由于采用数字复接模块和数字解复接模块，数字复接模块设有一个时钟信号输入引脚、多个串行码流信号输入引脚、多个低速串行码流信号输入引脚和一个串行码流信号输出引脚，数字解复接模块包括数字解复接同步模块，数字解复接同步模块设有第一时钟信号输入引脚、一个串行码流信号输入引脚、第二时钟信号输入引脚、多个串行码流信号输出引脚、多个低速串行码流输出引脚、一个同步指示引脚、一个误码检测指示引脚和扣除脉冲时钟引脚，相对于传统采用专用集成电路完成，或者用数量庞大的基础元件组合实现的方式，本技术在CPLD/FPGA中实现数字复接解复接，CPLD/FPGA发展已比较成熟，稳定性很高，各种资源配置的芯片种类齐全，其成本较低、能适应各种规模的系统、应用较为灵活、实现比较容易。附图说明为了更清楚地说明本技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。图1为本技术基于CPLD/FPGA的数字复接解复接装置一个实施例中数字复接模块的结构示意图；图2为所述实施例中数字解复接模块的结构示意图；图3为所述实施例中数字复接的流程框图；图4为所述实施例中数字解复接的流程框图。具体实施方式下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。在本技术基于CPLD/FPGA的数字复接解复接装置实施例中，该基于CPLD/FPGA的数字复接解复接装置包括相连接的数字复接模块FRAME_MODULE和数字解复接模块，图1是数字复接模块的结构示意图，图1中，数字复接模块FRAME_MODULE设有一个时钟信号输入引脚inclk、多个串行码流信号输入引脚、多个低速串行码流信号输入引脚和一个串行码流信号输出引脚dout，图1中，数字复接模块FRAME_MODULE中的串行码流信号输入引脚的个数为七个，即图1中的data1、data2、data3、data4、data5、data6和data7，数字复接模块FRAME_MODULE中的低速串行码流信号输入引脚的个数为十三个，即图1中的lsdata1、lsdata2、lsdata3、lsdata4、lsdata5、lsdata6、lsdata7、lsdata8、lsdata9、lsdata10、lsdata11、lsdata12和lsdata13。本实施例中，数字复接模块FRAME_MODULE的内部有一个3位计数器、一个8位串行移位器和一个8位计数器(图中未示出)。在输入时钟clk25m的触发下实现数字复接模块FRAME_MODULE中3位计数器的累加和8位串行移位器的移位，将第8位寄存器的值给输出到数字复接模块FRAME_MODULE的串行码流信号dout，进行发送。在3位计数器的第3位时钟信号的触发下实现8位计数器的累加。8位计数器的第3-6位的值从0000-1111分出16个时隙。8位计数器的第0-2位的值从000-111按时分复用方式插入两个同步码和误码检测码以及低速串行码流lsdata1、lsdata2、lsdata3、lsdata4、lsdata5、lsdata6、lsdata7、lsdata8、lsdata9、lsdata10、lsdata11、lsdata12和lsdata13，分别对应16个时隙，形成帧码。同时将输入串行码流信号data1、dat本文档来自技高网...

【技术保护点】
一种基于CPLD/FPGA的数字复接解复接装置，其特征在于，包括相连接的数字复接模块和数字解复接模块，所述数字复接模块设有一个时钟信号输入引脚、多个串行码流信号输入引脚、多个低速串行码流信号输入引脚和一个串行码流信号输出引脚，所述数字解复接模块包括数字解复接同步模块，所述数字解复接同步模块设有第一时钟信号输入引脚、一个串行码流信号输入引脚、第二时钟信号输入引脚、多个串行码流信号输出引脚、多个低速串行码流输出引脚、一个同步指示引脚、一个误码检测指示引脚和扣除脉冲时钟引脚。

【技术特征摘要】
1.一种基于CPLD/FPGA的数字复接解复接装置，其特征在于，包括相连接的数字复接模块和数字解复接模块，所述数字复接模块设有一个时钟信号输入引脚、多个串行码流信号输入引脚、多个低速串行码流信号输入引脚和一个串行码流信号输出引脚，所述数字解复接模块包括数字解复接同步模块，所述数字解复接同步模块设有第一时钟信号输入引脚、一个串行码流信号输入引脚、第二时钟信号输入引脚、多个串行码流信号输出引脚、多个低速串行码流输出引脚、一个同步指示引脚、一个误码检测指示引脚和扣除脉冲时钟引脚。2.根据权利要求1所述的基于CPLD/FPGA的数字复接解复接装置，其特征在于，所述数字复接模块中的串行码流信号输入引脚的个数为七个，所述数字复接模块中的低速串行码流信号输入引脚的个数为十三个，所述数字解复接同步模块的串行码流信号输出引脚的个数为七个，所述数字解复接同步模块的低速串行码流输出引脚的个数为十三个。3.根据权利要求1所述的基于CPLD/FPGA的数字复接解复接装置，其特征在于，所述数字解复接模块还包括与门，所述数字解复接同步模块的第一时钟信号输入引脚与所述与门的输出端连接，...

【专利技术属性】
技术研发人员：崔鲲，王文明，潘龙，黄玮，
申请(专利权)人：广州航天海特系统工程有限公司，
类型：新型
国别省市：广东,44