一种电源保护电路及其芯片制造技术

本发明专利技术提供一种电源保护电路及其芯片。该电源保护电路包括钳位电路、第一晶体管（M0）、第二晶体管（M24），其中钳位电路耦接于电源（VDD）和第一晶体管的第三电极之间，第一晶体管的第一电极耦接于电源且第二电极接地，第二晶体管的第一电极耦接于第一晶体管的第三电极、第二电极耦接于地且第三电极耦接于电源。利用本发明专利技术可以对电源和芯片进行保护。

Power supply protection circuit and chip thereof

The invention provides a power protection circuit and a chip thereof. The power protection circuit comprises a clamp circuit, a first transistor, a second transistor (M0) (M24), the clamp circuit is coupled to the power supply (VDD) between the third electrode and the first transistor, a first electrode of the first transistor is connected to the power supply and the second electrode, the first electrode of the second transistor and the third electrode coupling the first transistor is coupled to the second electrode and the third electrode is connected to the power. The invention can protect the power supply and the chip.

【技术实现步骤摘要】

本专利技术涉及一种电源保护电路及其芯片。
技术介绍
随着科技的发展，电子芯片内包括越来越多的电子器件和执行越来越多的功能。芯片在系统中正常工作时，面对系统中可能出现的毛刺电压，电源VDD与接地GND之间并没有一个嵌位或者滤波的电路结构。若芯片长期在这种系统中工作时，对芯片与系统得可靠性安全性都会产生不好的影响。
技术实现思路
有鉴于此，本专利技术提供一种电源保护电路及其芯片，用于对电源和芯片进行保护。本专利技术提供一种电源保护电路，其特征在于，所述电源保护电路包括钳位电路、第一晶体管（M0）、第二晶体管（M24），其中钳位电路耦接于电源（VDD）和第一晶体管的第三电极之间，第一晶体管的第一电极耦接于电源且第二电极接地，第二晶体管的第一电极耦接于第一晶体管的第三电极、第二电极耦接于地且第三电极耦接于电源。优选地，所述钳位电路包括串联的采用二极管方式连接的N个PMOS管，其中N≥[Vtrig/Vsg]，Vtrig为过压保护触发电压、VSg为PMOS管的源级到栅极电压。优选地，所述钳位电路包括串联的采用二极管方式连接的N个PNP三极管，其中N≥[Vtrig/Veb]，Vtrig为过压保护触发电压、Veb为PNP三级管的发射极到基极电压。优选地，所述钳位电路包括串联的阳极耦接于电源，阴极耦接于第一晶体管的第三电极的N个二极管，其中N≥[Vtrig/Vd]，Vtrig为过压保护触发电压、Vd为二极管正向导通电压。优选地，所述钳位电路包括串联连接的N1个采用二极管方式连接的PMOS管、N2个采用二极管方式连接的PMOS管、N3个二极管，其中N1xVsg+N2xVeb+N3xVd≥Vtrig，其中Vtrig为过压保护触发电压、VSg为PMOS管的源级到栅极电压、Veb为PNP三级管的发射极到基极电压、Vd为二极管正向导通电压。优选地，所述第一晶体管和第二晶体管为NMOS管，第一电极为栅极、第二电极为源极、第三电极为漏级。本专利技术还提供一种包括如上述的电源保护电路的芯片。利用本专利技术，可以对电源和芯片进行保护。当电源与接地之间出现毛刺电压时，第二仅提供开始导通泄放电源上的电压，使得电源电压下降，从而维持在芯片正常工作电压、保护芯片内部电路，延长芯片使用寿命，提高系统与芯片的可靠性和安全性。附图说明图1示意性地示出了根据本专利技术的实施例的电源保护电路；图2示意性地示出了根据本专利技术的另一实施例的电源保护电路；以及图3示意性地示出了根据本专利技术的又一实施例的电源保护电路。具体实施方式下面将结合附图详细描述本专利技术的优选实施例，在附图中相同的参考标号表示相同的元件。本专利技术提供一种电源保护电路。该电源保护电路包括钳位电路、第一晶体管、第二晶体管，其中钳位电路耦接于电源和第一晶体管的第三电极之间，第一晶体管的第一电极耦接于电源且第二电极接地，第二晶体管的第一电极耦接于第一晶体管的第三电极、第二电极耦接于地且第三电极耦接于电源。当电源与接地之间出现毛刺电压时，第二仅提供开始导通泄放电源上的电压，使得电源电压下降，从而维持在芯片正常工作电压、保护芯片内部电路，延长芯片使用寿命，提高系统与芯片的可靠性和安全性。图1示意性地示出了根据本专利技术的实施例的电源保护电路。该电源保护电路包括钳位电路1、第一晶体管M0和第二晶体管M24。优选地，第一晶体管M0和第二晶体管M24为NMOS管。第一晶体管M0的栅极耦接于电源VDD、源级接地。第二晶体管M24的栅极耦接于第一晶体管M0的漏极、源级耦接于地且漏极耦接于电源VDD。钳位电路1耦接于电源VDD和第一晶体管M0的漏极之间。钳位电路1包括2个PMOS管M1、M2。PMOS管M1、M2采用二极管方式连接且串联。具体而言，PMOS管M1、M2的栅极和源级相连，PMOS管M1的源级和PMOS管M2的漏极相连，PMOS管M1的漏极和电源VDD相连，PMOS管M2的源级接地。然而，本领域普通技术人员应当理解，在图1中示出的钳位电路中所包括的PMOS管的数量仅为示例性的，其所包含的数量N由下式确定：N≥[Vtrig/Vsg]，Vtrig为过压保护触发电压、VSg为PMOS管的源级到栅极电压。图2示意性地示出了根据本专利技术的另一实施例的电源保护电路。与图1所示的电源保护电路相比，不同之处在于，钳位电路2包括串联的采用二极管方式连接的PNP三极管M1’、M2’。PNP三极管M1’、M2’的集电极和基极相连，PNP三极管M1’的发射级和PNP三极管M2’的集电极相连，PNP三极管M1’的集电极和电源VDD相连，PNP三极管M2’的基极接地。然而，本领域普通技术人员应当理解，在图2中示出的钳位电路中所包括的PNP三极管的数量仅为示例性的，其所包含的数量N由下式确定：N≥[Vtrig/Veb]，Vtrig为过压保护触发电压、Veb为PNP三级管的发射极到基极电压。图3示意性地示出了根据本专利技术的又一实施例的电源保护电路。与图1所示的电源保护电路相比，不同之处在于，钳位电路3包括串联的二极管D1、D2、二极管D1的阳极耦接于电源且二极管D2的阴极耦接于第一晶体管M0的漏极。然而，本领域普通技术人员应当理解，在图3中示出的钳位电路中所包括的二极管的数量仅为示例性的，其所包含的数量N由下式确定：，其中N≥[Vtrig/Vd]，Vtrig为过压保护触发电压、Vd为二极管正向导通电压。以上仅示出了根据本专利技术的电源保护电路的优选实施例。本领域的普通技术人员应当了解在不脱离本专利技术的保护范围的情况下，可以对其进行修改。例如钳位电路包括串联连接的N1个采用二极管方式连接的PMOS管、N2个采用二极管方式连接的PMOS管、N3个二极管，其中N1xVsg+N2xVeb+N3xVd≥Vtrig，其中Vtrig为过压保护触发电压、VSg为PMOS管的源级到栅极电压、Veb为PNP三级管的发射极到基极电压、Vd为二极管正向导通电压。本专利技术还提供一种包括上述电源保护电路的芯片。该芯片例如可以为但不限于为DSM622芯片。鉴于这些教导，熟悉本领域的技术人员将容易想到本专利技术的其它实施例、组合和修改。因此，当结合上述说明和附图进行阅读时，本专利技术仅仅由权利要求限定。本文档来自技高网...

【技术保护点】
一种电源保护电路，其特征在于，所述电源保护电路包括钳位电路、第一晶体管、第二晶体管，其中钳位电路耦接于电源和第一晶体管的第三电极之间，第一晶体管的第一电极耦接于电源且第二电极接地，第二晶体管的第一电极耦接于第一晶体管的第三电极、第二电极耦接于地且第三电极耦接于电源。

【技术特征摘要】
1.一种电源保护电路，其特征在于，所述电源保护电路包括钳位电路、第一晶体管、第二晶体管，其中
钳位电路耦接于电源和第一晶体管的第三电极之间，第一晶体管的第一电极耦接于电源且第二电极接地，第二晶体管的第一电极耦接于第一晶体管的第三电极、第二电极耦接于地且第三电极耦接于电源。
2.如权利要求1所述的电源保护电路，其特征在于，所述钳位电路包括串联的采用二极管方式连接的N个PMOS管，其中N≥[Vtrig/Vsg]，Vtrig为过压保护触发电压、VSg为PMOS管的源级到栅极电压。
3.如权利要求1所述的电源保护电路，其特征在于，所述钳位电路包括串联的采用二极管方式连接的N个PNP三极管，其中N≥[Vtrig/Veb]，Vtrig为过压保护触发电压、Veb为PNP三级管的发射极到基极电压。
4.如权利要求1所述的电源保护电路，其特征...

【专利技术属性】
技术研发人员：娄冬，李育超，
申请(专利权)人：无锡华润上华半导体有限公司，
类型：发明
国别省市：江苏;32