单轴应变纳米线结构制造技术

描述了单轴应变纳米线结构。例如，一种半导体器件包括设置在衬底之上的多个垂直堆叠的单轴应变纳米线。所述单轴应变纳米线中的每者包括设置在所述单轴应变纳米线内的分立沟道区。所述分立沟道区具有沿所述单轴应变的方向的电流流动方向。在所述分立沟道区的两侧将所述源极区和漏极区设置到所述纳米线内。栅电极堆叠体完全包围所述分立沟道区。

Uniaxial strain nanowire structure

A uniaxial strain nanowire structure is described. For example, a semiconductor device includes a plurality of vertically stacked uniaxial strain nanowires disposed over the substrate. Each of the uniaxial strain nanowires includes a discrete channel region disposed within the uniaxial strain nanowire. The discrete channel region has a current direction of flow in the direction of the uniaxial strain. The source and drain regions are disposed within the nanowire on both sides of the discrete channel region. The gate electrode stack completely surrounds the discrete channel region.

【技术实现步骤摘要】
单轴应变纳米线结构本申请为分案申请，其原申请的申请日是2011年12月23日，申请号为201180076446.7，专利技术名称为“单轴应变纳米线结构”。
本专利技术的实施例属于纳米线半导体器件领域，特别是属于单轴应变纳米线结构领域。
技术介绍
对于过去的几十年而言，集成电路中的特征的按比例缩放已经成为了不断成长的半导体工业背后的驱动力。特征不断地按比例缩小使能了在半导体芯片的有限的不动产上的功能单元的增大密度。例如，缩小晶体管的尺寸允许将更高数量的存储器件结合到芯片上，从而制造出具有提高的容量的产品。但是，追求不断更高的容量并非不存在问题。优化每一器件的性能的必要性变得越来越显著。随着微电子器件的尺寸的缩小逾越了15纳米(nm)的节点，保持迁移率提高和短沟道控制将带来器件制造中的挑战。用于制造器件的纳米线提供了改善的短沟道控制。例如，硅锗(SixGe1-x)纳米线沟道结构(其中，x<0.5)在适合于在很多利用较高的电压工作的常规产品中使用的相当大的Eg上提供了迁移率提高。此外，硅锗(SixGe1-x)纳米线沟道(其中，x>0.5)还提供了在较低的Eg(适于移动/手持范畴中的低电压产品)上提高的迁移率。已经尝试了很多不同的技术来提高晶体管的迁移率。但是，在半导体器件的电子和/或空穴迁移率提高方面仍然需要显著的提高。
技术实现思路
本专利技术的实施例包括单轴应变纳米线结构。在实施例中，一种半导体器件包括设置在衬底之上的多个垂直堆叠的单轴应变纳米线。所述单轴应变纳米线中的每者包括设置在所述单轴应变纳米线内的分立沟道区。所述分立沟道区具有沿单轴应变方向的电流流动方向。在所述分立沟道区的两侧上，将所述源极区和漏极区设置到所述纳米线内。栅电极堆叠体完全包围所述分立沟道区。在另一实施例中，一种半导体结构包括第一半导体器件，所述第一半导体器件包括设置在衬底之上的第一纳米线。所述第一纳米线具有单轴拉伸应变，并且包括分立的沟道区以及处于所述分立沟道区的两侧的源极区和漏极区。所述分立沟道区具有沿所述单轴拉伸应变的方向的电流流动方向。所述第一半导体器件还包括完全围绕所述第一纳米线的分立沟道区的第一栅电极堆叠体。所述半导体结构还包括第二半导体器件，该器件包括设置在所述衬底之上的第二纳米线。所述第二纳米线具有单轴压缩应变，并且包括分立的沟道区以及处于所述分立沟道区的两侧的源极区和漏极区。所述分立沟道区具有沿所述单轴压缩应变的方向的电流流动方向。所述第二半导体器件还包括完全围绕所述第二纳米线的分立沟道区的第二栅电极堆叠体。在另一实施例中，一种制作纳米线半导体结构的方法包括在衬底之上形成第一有源层，所述第一有源层具有第一晶格常数。在所述第一有源层上形成第二有源层，所述第二有源层具有大于所述第一晶格常数的第二晶格常数。具有单轴拉伸应变的第一纳米线由所述第一有源层形成。第一纳米线包括分立沟道区和处于分立沟道区两侧的源极区和漏极区。所述分立沟道区具有沿所述单轴拉伸应变的方向的电流流动方向。具有单轴压缩应变的第二纳米线由第二有源层形成。第二纳米线包括分立沟道区和处于分立沟道区两侧的源极区和漏极区。所述分立沟道区具有沿所述单轴压缩应变的方向的电流流动方向。将第一栅电极堆叠体形成为完全包围第一纳米线的分立沟道区。将第二栅电极堆叠体形成为完全包围第二纳米线的分立沟道区。在另一实施例中，一种PMOS半导体器件包括设置在衬底之上的、具有单轴压缩应变的纳米线。所述纳米线包括具有沿所述单轴压缩应变的方向的电流流动方向的分立沟道区。所述纳米线还包括设置在所述分立沟道区的两侧的P型源极区和漏极区。P型栅电极堆叠体完全围绕所述分立沟道区。附图说明图1A示出了根据本专利技术的实施例的基于纳米线的半导体结构的三维截面图。图1B示出了根据本专利技术的实施例的沿a-a'轴得到的图1A的基于纳米线的半导体结构的截面沟道视图。图1C示出了根据本专利技术的实施例的沿b-b'轴得到的图1A的基于纳米线的半导体结构的截面间隔体视图。图2示出了根据本专利技术的实施例的具有压缩单轴应变的纳米线的有角度视图。图3示出了根据本专利技术的实施例的具有拉伸单轴应变的纳米线的有角度视图。图4A-4F示出了根据本专利技术的实施例的表示纳米线半导体结构的制造方法中的各项操作的三维截面图。图5示出了根据本专利技术的实施例的另一基于纳米线的半导体结构的三维截面图。图6示出了根据本专利技术的一种实施方式的计算装置。具体实施方式描述单轴应变纳米线结构。在下述说明中阐述很多具体的细节，例如，具体的纳米线集成方案和材料方案，以提供对本专利技术的实施例的彻底理解。对于本领域技术人员而言，显然可以在不需要这些具体细节的情况下实践本专利技术的实施例。在其他实例中，未描述诸如集成电路设计布局的众所周知的特征，以避免对本专利技术的实施例造成不必要的含糊不清。此外，应当理解附图所示的各种实施例只是说明性的表示，并且未必是按比例绘制的。本专利技术的一个或多个实施例致力于提高NMOS晶体管或PMOS晶体管或两者的沟道迁移率。可以利用应变，例如，沟道区域内的应变提高迁移率。因而，文中描述的一种或多种方案在NMOS和PMOS晶体管两者的沟道区内都提供了适当的应变。在实施例中，提供了应变NMOS和PMOS纳米线。可以采用应变绝缘体上硅堆叠体作为制造具有应变沟道区的基于纳米线的器件的起始点。例如，在一个实施例中，采用这样的衬底的应变硅层作为第一有源层。之后，采用硅锗(SiGe)在第一有源层上形成第二有源层，该硅锗(SiGe)具有比制作初始应变绝缘体上硅衬底所采用的Ge％更高的Ge％。在对包括第一和第二有源层的堆叠体进行图案化之后，所述SiGe层的其余部分具有沿鳍(fin)的电流流动方向的压缩单轴应力，而硅层的其余部分则具有沿鳍的电流流动方向的拉伸单轴应力。在替换金属栅操作中，将硅(对于PMOS器件而言)或者SiGe(对于NMOS器件而言)从鳍堆叠体中去除，以制作具有栅极全包围结构的纳米线。下文将联系附图更加详细地描述上述方案连同其他用于形成基于应变纳米线的器件的方案。例如，图1A示出了根据本专利技术的实施例的基于纳米线的半导体结构的三维截面图。图1B示出了沿a-a'轴取得的图1A的基于纳米线的半导体结构的截面沟道视图。图1C示出了沿b-b'轴得到的图1A的基于纳米线的半导体结构的截面间隔体视图。参考图1A，半导体器件100包括设置在衬底102之上的一个或多个垂直堆叠的纳米线(104组)。文中的实施例既以单线器件为目标，又以多线器件为目标。作为例子，示出了具有纳米线104A、104B和104C的基于三纳米线的器件，以达到举例说明的目的。为了便于描述，采用纳米线104A作为例子，其中，描述的重点只落在所述纳米线之一上。应当理解，在描述一个纳米线的属性的情况下，基于多个纳米线的实施例对于每一纳米线可以具有相同的属性。纳米线104中的每者包括设置在纳米线内的沟道区106。沟道区106具有长度(L)。参考图1B，沟道区还具有与长度(L)正交的周长。参考图1A和图1B两者，栅电极堆叠体108围绕沟道区106中的每者的整个周长。栅电极堆叠体108包括栅电极连同设置在沟道区106和栅电极(未示出)之间的栅极电介质层。沟道区106是分立的，因为其完全被栅电极堆叠体108包围，而没有任何居本文档来自技高网...

【技术保护点】
一种集成电路结构，包括：在衬底之上的单轴应变纳米线，所述单轴应变纳米线包括：在所述单轴应变纳米线内的分立沟道区，所述分立沟道区具有沿所述单轴应变的方向的电流流动方向；以及在所述分立沟道区的两侧、在所述纳米线内的源极区和漏极区，其中所述源极区和漏极区是分立的；完全包围所述分立沟道区的栅电极堆叠体；完全包围所述分立源极区的第一接触部；以及完全包围所述分立漏极区的第二接触部。

【技术特征摘要】
1.一种集成电路结构，包括：在衬底之上的单轴应变纳米线，所述单轴应变纳米线包括：在所述单轴应变纳米线内的分立沟道区，所述分立沟道区具有沿所述单轴应变的方向的电流流动方向；以及在所述分立沟道区的两侧、在所述纳米线内的源极区和漏极区，其中所述源极区和漏极区是分立的；完全包围所述分立沟道区的栅电极堆叠体；完全包围所述分立源极区的第一接触部；以及完全包围所述分立漏极区的第二接触部。2.根据权利要求1所述的集成电路结构，其中，所述单轴应变纳米线基本上由硅构成，并且所述单轴应变是单轴拉伸应变。3.根据权利要求1所述的集成电路结构，其中，所述单轴应变纳米线基本上由硅锗(SixGey，其中，0<x<100，并且0<y<100)构成，并且所述单轴应变是单轴压缩应变。4.根据权利要求3所述的集成电路结构，其中，x约为30，且y约为70。5.根据权利要求1所述的集成电路结构，其中，所述单轴应变纳米线在体块晶体衬底之上，所述体块晶体衬底其上具有居间电介质层。6.根据权利要求1所述的集成电路结构，其中，所述单轴应变纳米线在体块晶体衬底之上，所述体块晶体衬底其上不具有居间电介质层。7.根据权利要求1所述的集成电路结构，还包括：所述栅电极堆叠体与所述第一和第二接触部之间的一对间隔体。8.根据权利要求7所述的集成电路结构，其中，所述单轴应变纳米线在所述间隔体中的一个或两个下面的部分是非分立的。9.一种制作集成电路结构的方法，所述方法包括：在衬底之上形成单轴应变纳米线，所述单轴应变纳米线包括：形成在所述单轴应变纳米线内的分立沟道区，所述分立沟道区具有沿所述单轴应变的方向的电流流动方向；并且包括在所述分立沟道区的两侧、形成在所述纳米线内的源极区和漏极区，其中所述源极区和漏极区是分立的；形成完全包围所述分立沟道区的栅电极堆叠体；形成完全包围所述分立源极区的第一接触部；以及形成完全包围所述分立漏极区的第二接触部。10.根据权利要求9所述的方法，其中，所述单轴应变纳米线基本上由硅构成，并且所述单轴应变是单轴拉伸应变。11.根据权利要求9所述的方法，其中，所述单轴应变纳米线基本上由硅锗(SixGey，其中，0<x<100，并且0<y<100)构成，并且所述单轴应变是单轴压缩应变。12.根据权利要求11所述的方法，其中，x约为30，且y约为70。13.根据权利要求9所述的方法，其中，所述单轴应变纳米线形成在体块晶体衬底之上，所述体块晶体衬底具有形成在其上的居间电介质层。14.根据权利要求9所述的方法，其中，所述单轴应变纳米线形成在体块晶体衬底之上，所述体块晶体衬底不具有形成在其上的居间电介质层。15.根据权利要求9所述的方法，还包括：在所述栅电极堆叠体与所述第一和第二接触部之间形成一对间隔体。16.根据权利要求15所述的方法，其中，所述单轴应变纳米线在所述间隔体中的一个或两个下面的部分是非分立的。17.一种集成电路结构，包括：在衬底之上的纳米线，所述纳米线包括：分立沟道区，所述分立沟道区具有第一侧和与所述第一侧相反的第二侧，所述分立沟道区在所述分立沟道区的所述第一侧和所述分立沟道区的所述第二侧之间具有单轴应变的方向；与所述分立沟道区的所述第一侧相邻的分立源极区；以及与所述分立沟道区的所述第二侧相邻的分立漏极区；完全包围所述分立沟道区的栅电极；完全包围所述分立源极区的导电源极接触部；以及完全...

【专利技术属性】
技术研发人员：S·M·塞亚，S·金，A·卡佩拉尼，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US