静态存储器装置及其静态存储器胞制造方法及图纸

静态存储器装置及其静态存储器胞。静态存储器胞包括数据锁存电路、数据写入电路以及数据读出电路。数据锁存电路包括第一及一第二三态输出反相电路。数据写入电路在数据写入时间周期中提供第一参考电压以作为第一及第二三态输出反相电路的其中之一的选中三态输出反相电路的电源接收端，并提供第二参考电压至选中三态输出反相电路的输入端。数据读出电路在数据读出时间周期中依据第二三态输出反相电路的输出端上的电压以及第二参考电压以产生读出数据。

Static memory device and static memory cell thereof

Static memory device and static memory cell thereof. A static memory cell includes a data latch circuit, a data write circuit, and a data readout circuit. The data latch circuit includes first and a first two or three state output inverting circuits. Write data write circuit provides a first reference voltage as the power to select three state output inverting circuit of the first and two or three state output inverting circuit of the receiving end of a period of time in the data, and provides a reference voltage to the second selected three state output inverting circuit input end. The data readout circuit outputs the read data on the output voltage of the inverting circuit and the second reference voltage according to the two or three state in the data reading time cycle.

【技术实现步骤摘要】
静态存储器装置及其静态存储器胞
本专利技术涉及一种静态存储器胞，且特别涉及一种可消除写入干扰的静态存储器胞。
技术介绍
随着半导体的技术的进步，消费性电子产品成为人们生活中必备的工具。其中，在电子产品中，存储器装置扮演重要的角色，例如静态随机存取存储器。在半导体工艺技术日益精进的今天，随着工艺的最小尺寸逐渐缩小，静态随机存取存储器的写入边界(writemargin)以及最小操作电压的限制越来越严格，因此，在进列静态随机存取存储器中静态存储器胞的数据写入或读取的存取动作时，其中半选中的静态存储器胞可能产生读、写干扰现象而导致漏电的情况，并可能产生数据漏失的情形。所以要设计一个可稳定存取的静态存储器胞，成为本领域技术者重要的课题。
技术实现思路
本专利技术提供一种静态存储器装置及其静态存储器胞，可有效解决读写时所产生的读写干扰错误的现象。本专利技术的静态存储器胞，包括数据锁存电路、数据写入电路以及数据读出电路。数据锁存电路包括第一及一第二三态输出反相电路，第一三态输出反相电路的输入端耦接至第二三态输出反相电路的输出端，第一三态输出反相电路的输出端耦接至第二三态输出反相电路的输入端。数据写入电路耦接至数据锁存电路，在数据写入时间周期中提供第一参考电压以作为第一及第二三态输出反相电路的其中之一的选中三态输出反相电路的电源接收端，并提供第二参考电压至选中三态输出反相电路的输入端。数据读出电路耦接至第二三态输出反相电路的输出端，在数据读出时间周期中依据第二三态输出反相电路的输出端上的电压以及第二参考电压以产生读出数据。本专利技术的静态存储器装置包括多条第一写入位线、多条第二写入位线、多条写入字线以及多个静态存储器胞。多条第一写入位线分别传送多个第一写入位信号，多条第二写入位线分别传送多个第二写入位信号，多条写入字线分别传送多个写入字线信号。静态存储器胞排列成存储器胞阵列，存储器胞阵列具有多条静态存储器胞列以及多条静态存储器胞行，第一写入位线以及第二写入位线分别对应静态存储器胞列进行配置，写入字线分别对应静态存储器胞行进行配置。各静态存储器胞包括数据锁存电路、数据写入电路以及数据读出电路。数据锁存电路包括第一及第二三态输出反相电路，第一三态输出反相电路的输入端耦接至第二三态输出反相电路的输出端，第一三态输出反相电路的输出端耦接至第二三态输出反相电路的输入端。数据写入电路耦接至数据锁存电路，耦接对应的第一及第二写入位线以及写入字线，在数据写入时间周期中提供第一参考电压以作为第一及第二三态输出反相电路的其中之一的选中三态输出反相电路的电源接收端，并提供第二参考电压至选中三态输出反相电路的输入端。数据读出电路耦接至第二三态输出反相电路的输出端，在数据读出时间周期中依据第二三态输出反相电路的输出端上的电压以及第二参考电压以产生读出数据。基于上述，本专利技术利用数据写入电路在数据写入时间周期中提供第一参考电压来做为数据锁存电路中的两个三态输出反相电路的其中之一的选中三态输出反相电路的操作电源，并切断两个三态输出反相电路的其中的另一的操作电源的接收路径，另外，数据写入电路并提供第二参考电压至选中三态输出反相电路的输入端来完成写入数据的写入动作。依据上述，当写入数据被写入数据锁存电路时，可能抵抗写入数据写入动作的非选中三态输出反相电路被禁能，如此一来，写入数据的写入动作可以有效的被完成，写入干扰现象可有效的被消除。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。附图说明图1绘示本专利技术一实施例的静态存储器胞的电路图。图2绘示本专利技术另一实施例的静态存储器胞(staticmemorycell)的电路图。图3绘示本专利技术一实施例的静态存储器装置(staticmemoryapparatus)的示意图。图4绘示的本专利技术实施例的半选中静态存储器胞的动作示意图。【符号说明】100、200、301～304：静态存储器胞300：静态存储器装置110、210：数据锁存电路112、220：数据写入电路113、230：数据读出电路112-1、112-2、220-1、220-2：电路M1、M2、M3、M4、MW1、MW2、M21～M23、M31、M32、M211、M221、M231、MW111、MW121、M311、M321：晶体管TIV1、TIV21：第一三态反相电路TIV2、TIV22：第二三态反相电路IT1、IT2：输入端OT1、OT2：输出端VT1、VT2：电源接收端SW1、SW2：数据写入开关W1BL、W0BL：写入位信号W1BL1、W0BL1、W1BL2、W0BL2：写入位线VCC：电源电压(即第一参考电压)GND：接地电压(即第二参考电压)WWL：写入字线信号WWL1、WWL2：写入字线RWL、RWL1、RWL2：读取字线信号RBL、RBL1、RBL2：读取位线具体实施方式请参见图1，图1绘示本专利技术一实施例的静态存储器胞(staticmemorycell)的电路图。静态存储器胞100包括数据锁存电路110、数据写入电路112以及数据读出电路113。数据写入电路112由电路112-1及112-2所构成。数据锁存电路110包括由晶体管M1及M2所构成的第一三态输出反相电路TIV1以及由晶体管M3及M4所构成的第二三态输出反相电路TIV2。第一三态输出反相电路TIV1的输入端IT1耦接至第二三态输出反相电路TIV2的输出端OT2，第一三态输出反相电路TIV1的输出端OT1耦接至第二三态输出反相电路TIV2的输入端IT2，其中，第一三态输出反相电路TIV1具有电源接收端VT1，第二三态输出反相电路TIV2则具有电源接收端VT2。此外，数据锁存电路110还包括由晶体管MW1构成的数据写入开关SW1以及由晶体管MW2构成的数据写入开关SW2。数据写入开关SW1耦接在第二三态输出反相电路TIV2的输入端IT2以及电路112-2间，并依据第一写入位信号W0BL以导通或断开。此外，数据写入开关SW2耦接在第一三态输出反相电路TIV1的输入端IT1以及电路112-2间，并依据第二写入位信号W1BL以导通或断开数据写入电路112中，电路112-1中包括由晶体管M21、M22以及M23所分别构成的第一、第二及第三开关。其中，晶体管M21的第一端接收参考电压VCC，晶体管M21的第二端耦接至第一三态输出反相电路TIV1的电源接收端VT1，晶体管M21的控制端则接收第一写入位信号W0BL，晶体管M21并依据第一写入位信号W0BL以导通或断开。晶体管M22的第一端同样接收参考电压VCC，晶体管M22的第二端耦接至第二三态输出反相电路TIV2的电源接收端VT2，晶体管M22的控制端则接收第二写入位信号W1BL，晶体管M22并依据第一写入位信号W1BL以导通或断开。值得一提的，在本实施例中，在数据写入时间周期中第一及第二写入位信号W0BL以及W1BL是互补的。也就是说，当静态存储器胞100进行数据写入动作时，晶体管M21及M22其中之一被导通，其中的另一被断开。并且，在此同时，数据写入开关SW2及SW1的其中之一被导通，其中的另一被断开。晶体管M23所形成的开关，其一端耦接至电源接收端VT1，其另一端耦接至电源接收端VT2，且其控制端接收写入字线本文档来自技高网...

【技术保护点】
一种静态存储器胞，包括：数据锁存电路，包括第一及第二三态输出反相电路，该第一三态输出反相电路的输入端耦接至该第二三态输出反相电路的输出端，该第一三态输出反相电路的输出端耦接至该第二三态输出反相电路的输入端；数据写入电路，耦接至该数据锁存电路，在数据写入时间周期中提供第一参考电压以作为该第一及该第二三态输出反相电路的其中之一的一选中三态输出反相电路的电源接收端，并提供第二参考电压至该选中三态输出反相电路的输入端；以及数据读出电路，耦接至该第二三态输出反相电路的输出端，在数据读出时间周期中依据该第二三态输出反相电路的输出端上的电压以及该第二参考电压以产生读出数据。

【技术特征摘要】
1.一种静态存储器胞，包括：数据锁存电路，包括第一及第二三态输出反相电路，该第一三态输出反相电路的输入端耦接至该第二三态输出反相电路的输出端，该第一三态输出反相电路的输出端耦接至该第二三态输出反相电路的输入端；数据写入电路，耦接至该数据锁存电路，在数据写入时间周期中提供第一参考电压以作为该第一及该第二三态输出反相电路的其中之一的一选中三态输出反相电路的电源接收端，并提供第二参考电压至该选中三态输出反相电路的输入端；以及数据读出电路，耦接至该第二三态输出反相电路的输出端，在数据读出时间周期中依据该第二三态输出反相电路的输出端上的电压以及该第二参考电压以产生读出数据。2.如权利要求1所述的静态存储器胞，其中该数据写入电路包括：第一开关，串接在该第一参考电压及该第一三态输出反相电路的电源接收端间，依据第一写入位信号以导通或断开；第二开关，串接在该第一参考电压及该第二三态输出反相电路的电源接收端间，依据第二写入位信号以导通或断开；第三开关，串接在该第一三态输出反相电路的电源接收端以及该第二三态输出反相电路的电源接收端间，依据写入字线信号以导通或断开；以及第四开关，其第一端接收该第二参考电压，并依据该写入字线信号以决定是否在其第二端提供该第二参考电压至该第一、第二三态输出反相电路的输入端，其中，在该数据写入时间周期，该第一写入位信号与该第二写入位信号互补。3.如权利要求2所述的静态存储器胞，其中该第一参考电压为电源电压，该第二参考电压为接地电压。4.如权利要求2所述的静态存储器胞，其中该第一参考电压为接地电压，该第二参考电压为电源电压。5.如权利要求2所述的静态存储器胞，其中该第一、第二写入位信号依据写入数据的逻辑电平来决定。6.如权利要求2所述的静态存储器胞，其中该数据锁存电路还包括：第一数据写入开关，耦接在该第二三态输出反相电路的输入端以及该第四开关的第二端间，依据该第一写入位信号以导通或断开；以及第二数据写入开关，耦接在该第一三态输出反相电路的输入端以及该第四开关的第二端间，依据该第二写入位信号以导通或断开。7.如权利要求1所述的静态存储器胞，其中该数据读出电路包括：第一开关，其第一端接收该第二参考电压，该第一开关依据第二三态输出反相电路的输出端上的电压以导通或断开；以及第二开关，耦接在该第一开关的第二端以及读取位线间，该第二开关依据读取字线信号以导通或断开，并提供该读出数据至该读取位线。8.一种静态存储器装置，包括：多条第一写入位线，分别传送多个第一写入位信号；多条第二写入位线，分别传送多个第二写入位信号；多条写入字线，分别传送多个写入字线信号；以...

【专利技术属性】
技术研发人员：张昭勇，李坤地，
申请(专利权)人：智原微电子苏州有限公司，智原科技股份有限公司，
类型：发明
国别省市：江苏,32