用于非易失性存储器的高电压架构制造技术

公开了一种在擦除操作期间擦除存储器设备的非易失性存储器(NVM)单元的方法。擦除包括将第一HV信号(VPOS)应用于共源极线(CSL)。在NVM单元的扇区的NVM单元之间共用CSL。第一HV信号高于电源的最高电压。擦除还包括将第一HV信号应用于局部位线(BL)。

【技术实现步骤摘要】
【国外来华专利技术】用于非易失性存储器的高电压架构相关申请本申请是2015年9月18日提交的美国专利申请第14/858,886号的国际申请，该美国专利申请要求于2015年6月15日提交的美国临时申请第62/175,917号的权益，这两个申请在此通过引用并入。背景非易失性存储器设备当前广泛应用在当电力不可用时要求信息保留的电子组件中。非易失性存储设备可以包括只读存储器(ROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)和电可擦除可编程只读存储器(EEPROM)设备。一些存储器阵列利用可以包括电荷俘获层的栅极结构和晶体管。电荷俘获层可以被编程为基于施加至存储器阵列或被存储器阵列接收的电压来储存数据。附图简述本公开在附图的图中通过示例而非通过限制的方式被说明。图1是示出根据实施例的非易失性存储器系统的框图。图2A示出了根据一个实施例的在擦除操作期间非易失性存储器阵列的选定扇区。图2B示出了根据一个实施例的在擦除操作期间非易失性存储器阵列的取消选定扇区。图3A示出了根据一个实施例的在编程操作期间非易失性存储器阵列的选定扇区。图3B示出了根据另一实施例的在编程操作期间非易失性存储器阵列的取消选定扇区。图4A示出了根据一个实施例的在读取操作期间非易失性存储器阵列的选定扇区。图4B示出了根据另一实施例的在读取操作期间非易失性存储器阵列的取消选定扇区。图5是示出根据一个实施例的用于在非易失性存储器设备上执行擦除、编程和读取操作的电压偏置的表。图6是示出根据实施例的在非易失性存储器单元上执行的不同操作的流程图。图7是根据实施例的共源极线驱动器的电路原理图。图8是根据实施例的字线驱动器的电路原理图。图9是根据实施例的高电压页锁存器的电路原理图。图10A是根据一个实施例的高电压页锁存器的电路原理图。图10B是根据另一个实施例的高电压页锁存器的电路原理图。图11示出了根据另一实施例的高电压页锁存器的电路原理图。图12示出了根据另一实施例的扇区选择电路的电路原理图。图13是示出根据另一实施例的非易失性存储器系统的框图。详细描述高电压(HV)信号可在非易失性存储器(NVM)设备(诸如闪存或相变存储器)的操作中使用。HV信号可以是高于NVM设备的电源的最高电压或低于NVM设备的接地供应(groundsupply)的最低电压的电压信号。例如，当NVM设备的电源的范围从0V(例如,最低电压)到1.2V(例如，最高电压)时，可能需要8.3伏(V)的HV信号来对NVM单元进行编程。被应用到NVM设备中的一些晶体管的HV信号可能导致那些晶体管在安全工作区(SOA)之外操作，这又可能导致对晶体管和NVM设备的损坏。可以由允许晶体管满足寿命可靠性规范的晶体管的不同端子(例如，栅极至漏极、栅极至源极、栅极至本体或源极至漏极)之间的一组电压差和/或其中晶体管可被偏置而不损坏晶体管的晶体管的不同端子之间的一组电压差来定义安全工作区。例如，为了留在SOA中，某些晶体管的栅极至漏极电压可能不会超过3.6V。电路设计人员必须非常小心以控制NVM设备中HV信号的应用，以使得晶体管保留在SOA中，并避免晶体管损坏。一些NVM阵列可使用专用源极线(DSL)架构。DSL架构可以包括用于NVM阵列中的NVM单元的每列(或NVM阵列的NVM扇区中的NVM单元的每列)的专用源极线。共源极线(CSL)架构允许在NVM单元的多个行和/或列之间的共用源极线。例如，CSL架构可以在NVM单元的扇区中的基本上所有NVM单元之间共用CSL。在其他示例中，CSL架构可以在NVM阵列中的基本上所有NVM单元之间或在NVM扇区或阵列中的NVM单元的一个或更多个行和/或两个或更多个列之间共用CSL。CSL架构的实现允许用于每个存储器单元的硅面积的减少。在存储器设备中实现CSL架构的设计人员可能需要特别注意控制高电压信号的应用并保持晶体管的SOA。本公开解决了控制应用到实现CSL架构的NVM设备的高电压信号的上述和其它缺陷。在一个实施例中，NVM单元被耦合到与扇区的NVM单元共用的CSL。NVM单元可以是能够存储单个数据值(例如，单个位，诸如逻辑“0”或逻辑“1”)的存储器单元。扇区或NVM扇区可以是包含多个NVM单元(即，NVM单元的多个行和NVM单元的多个列)的NVM阵列的块。存储器阵列可以包括一个或更多个扇区。高电压控制电路控制多个电压信号，包括HV信号和低电压(LV)信号，用于在保持NVM设备的晶体管的SOA的同时的NVM单元的操作(例如，预编程操作、擦除操作、编程操作或读取操作)。图1是示出根据实施例的非易失性存储器系统的框图。NVM系统100可包括经由地址总线106、数据总线108和控制总线110耦合到NVM设备102的处理设备104。本领域技术人员将认识到，NVM系统100已经出于说明的目的被简化并且不被认定是完整的描述。具体地，本文没有详细描述处理设备104、行解码器114、列解码器118、读出放大器122以及命令和控制电路124的细节。应当认识到，NVM系统100可以包括图1所示的全部、一些或更多个组件。也称为电源的外部电源150被耦合到NVM设备102。外部电源150可以是NVM设备102外部的电源，并且可被NVM设备102用于生成高于外部电源150的最高电压或低于外部电源150的最低电压(例如,接地电压)的HV信号。例如，外部电源150可以供应0V至1.2V的电压。HV信号可以低于0V或高于1.2V。出于说明而非限制的目的，以下附图将被描述为具有0V到1.2V的外部电源电压，除非另有说明。应当认识到，也可以提供不同的电源电压范围，例如，0V至3V。处理设备104可驻留在共同载体衬底上，诸如，例如集成电路(“IC”)管芯衬底、多芯片模块衬底等。可选地，处理设备104的组件可以是一个或更多个独立的集成电路和/或分立组件。在一个示例性实施例中，处理设备104是片上可编程系统处理设备，由加利福尼亚州圣何塞市的Cypress半导体公司开发。可选地，处理设备104可以是由本领域普通技术人员已知的一个或更多个其他处理设备，诸如微处理器或中央处理单元、控制器、专用处理器、数字信号处理器(“DSP”)、专用集成电路(“ASIC”)、现场可编程门阵列(“FPGA”)等等。NVM设备102如下文所述地包括诸如NVM阵列的存储器阵列112，其被组织成非易失性存储器单元的行和列(未在此图中显示)。存储器阵列112经由多条选择线和读取线(至少一条选择线和一条读取线对应存储器阵列的每一行)被耦合到行解码器114和/或命令和控制电路124。存储器阵列112还经由多条位线120(每一条对应存储器阵列的每一列)被耦合到列解码器118。应当认识到，CSL可以被实现为多个选择线和读取线和/或多个位线的一部分。存储器阵列112可以经由列解码器118被耦合到多个读出放大器122，以从其读取多位字。NVM设备102还包括命令和控制电路124，以从处理设备104接收信号，并将信号发送到行解码器114、控制列解码器118、读出放大器122，控制扇区选择电路140，并控制被应用到存储器阵列112的HV信号。命令和控制电路124包括高电压控制电路126，以生成和控制用于NVM设备102的操作的HV信号本文档来自技高网...

【技术保护点】
一种方法，包括：在擦除操作期间，擦除存储器设备的非易失性存储器(NVM)单元，所述擦除包括：将第一HV信号(VPOS)应用于共源极线(CSL)，其中，在NVM单元的扇区的NVM单元之间共用所述CSL，并且其中，所述第一HV信号高于电源的最高电压；以及将所述第一HV信号应用到局部位线(BL)。

【技术特征摘要】
【国外来华专利技术】2015.06.15 US 62/175,917;2015.09.18 US 14/858,8861.一种方法，包括：在擦除操作期间，擦除存储器设备的非易失性存储器(NVM)单元，所述擦除包括：将第一HV信号(VPOS)应用于共源极线(CSL)，其中，在NVM单元的扇区的NVM单元之间共用所述CSL，并且其中，所述第一HV信号高于电源的最高电压；以及将所述第一HV信号应用到局部位线(BL)。2.根据权利要求1所述的方法，其中，在所述擦除操作期间擦除所述NVM单元还包括：将第二HV信号(VNEG)应用于被耦合到所述NVM单元的第一字线(WLS)，其中，所述第二HV信号低于所述存储器设备的接地供应的最低电压；以及将所述第一HV信号应用到被耦合到所述NVM单元的衬底线(SPW)。3.根据权利要求1所述的方法，还包括：在编程操作期间，对所述存储器设备的NVM单元进行编程，所述编程包括：将第二HV信号(VNEG)应用于被耦合到所述NVM单元的衬底线(SPW)和第二字线(WL)，其中，所述第二HV信号低于所述存储器设备的接地供应的最低电压；以及对被耦合到所述NVM单元的所述CSL应用第三HV信号(VNEG3)。4.根据权利要求3所述的方法，还包括：在所述编程操作期间，通过向所述局部位线(BL)应用电压信号来禁止所述NVM单元，其中，所述电压信号在所述电源的电压范围内。5.根据权利要求1所述的方法，还包括：在读取操作期间，通过对第二字线(WL)应用第四HV信号(VBST)来读取所述NVM单元，其中，所述第四HV信号高于所述电源的最高电压。6.根据权利要求1所述的方法，其中，所述NVM单元是电荷俘获存储器单元。7.根据权利要求1所述的方法，其中，所述NVM单元是硅-氧化物-氮化物-氧化物-硅(SONOS)存储器单元。8.根据权利要求1所述的方法，其中，在所述NVM扇区的NVM单元的多个行与NVM单元的多个列之间共用所述CSL。9.一种系统，包括：非易失性存储器(NVM)单元，所述非易失性存储器单元被耦合到共源极线(CSL)，其中，在扇区的多个NVM单元之间共用所述CSL；以及电压控制电路，所述电压控制电路用于在保持安全工作区(SOA)的同时控制用于所述NVM单元的操作的多个高电压(HV)信号，其中，所述多个HV信号高于存储器设备的电源的最高电压或低于接地供应的最低电压。10.根据权利要求9所述的系统，还包括：扇区选择电路，所述扇区选择电路被耦合到所述扇区的NVM单元的列，以控制应用于局部位线(BL)的位线电压，所述扇区选择电路包括三个金属氧化物半导体场效应晶体管(MOSFET)。11.根据权利要求9所述的系统，还包括：局部位线(BL)，所述局部位线(BL)被耦合到所述NVM单元；以及所述电压控制电路用于在擦除操作期间向所述CSL...

【专利技术属性】
技术研发人员：波格丹·乔盖斯库，加里·莫斯卡鲁克，维贾伊·拉加万，伊葛·葛兹尼索夫，
申请(专利权)人：赛普拉斯半导体公司，
类型：发明
国别省市：美国,US