半导体集成电路器件及其制造方法技术

本发明专利技术提供一种半导体集成电路器件及其制造方法。因此，本发明专利技术的目的是提供一种方法，其中，在半导体集成电路器件中，具有大幅度不同的Ioff水平的多个晶体管被一起嵌入在包括晶体管(每一个晶体管使用非掺杂沟道)的半导体器件中。通过控制有效沟道长度，控制漏电流而不改变包括非掺杂沟道层以及设置在非掺杂沟道层正下方的屏蔽层的晶体管中的杂质浓度分布。

【技术实现步骤摘要】
半导体集成电路器件及其制造方法本申请是申请号为201310461549.6、申请日为2013年9月30日、专利技术名称为“半导体集成电路器件及其制造方法”的专利技术专利申请的分案申请。
本专利技术涉及一种半导体集成电路器件及其制造方法，尤其涉及其中集成有具有不同阈值电压和不同导通电流或截止电流的多个晶体管的半导体集成电路器件及其制造方法。
技术介绍
在半导体器件中，具有低阈值电压Vth和高水平导通电流Ion的晶体管(低Vth晶体管)和具有高阈值电压Vth和低水平截止电流Ioff的晶体管(高Vth晶体管)在大部分情况下被嵌入在一起。多阈值CMOS(MT-CMOS)已知为这种半导体器件。为了实施这种高Vth晶体管和低Vth晶体管被嵌入在一起的半导体集成电路器件(例如，前述MT-CMOS)，高Vth晶体管中的沟道掺杂浓度可以适当地增加，或者可选择地，高Vth晶体管的栅极长度可以适当地增加。前一种方法具有允许低Vth晶体管和高Vth晶体管的每一个以最小栅极长度实施且允许电路面积减小的优点。另一方面，虽然电路面积增加，然而后一种方法由于低Vth晶体管和高Vth晶体管共同的沟道掺杂量，从而具有允许减少制造工艺步骤的数量的优点。通过是将较高优先级给予减少电路面积还是减少制造工艺步骤的数量来确定是选择前一种方法还是后一种方法。然而，传统的晶体管结构中实际选择后一种方法的情况很少。图41为半导体集成电路器件的示意性主要部分剖视图，该半导体集成电路器件中，晶体管的每一个设置有相同的栅极长度以具有可控制的沟道掺杂浓度。栅极电极2031和2032经由栅极绝缘膜202被设置在半导体衬底201的上方。源极/漏极区域2041和2042被设置在每一个栅极电极2031和2032的两侧。此时，通过改变沟道掺杂区域2051和2052中的杂质浓度，控制每一个晶体管的阈值电压Vth。包括低浓度沟道掺杂区域2051的晶体管用作具有低阈值电压Vth和高水平导通电流Ion的晶体管。另一方面，包括高浓度沟道掺杂区域2052的晶体管用作具有高阈值电压Vth和低水平漏电流Ioff的晶体管。由于这种沟道掺杂在芯片的阈值电压Vth中引起随机掺杂剂波动(RDF)，因而提出形成非掺杂外延层的沟道区域(参见A.Asenov等，电气和电子工程师协会电子器件会报，第46卷，第8号，1999年8月，美国专利6482714)。图42为使用非掺杂层作为沟道区域的传统晶体管的示意性剖视图。高杂质浓度屏蔽层(screenlayer)212被设置在半导体衬底211与厚度为大约20nm至25nm的非掺杂沟道层213之间。应注意，附图标记214、215以及216分别表示栅极绝缘膜、栅极电极以及源极/漏极区域。在这种情况下，为了控制阈值电压Vth且防止源-漏穿通，设置屏蔽层212。此时，由于在屏蔽层212与栅极电极215正下方的位置离开非掺杂沟道层213的厚度的情况下，阈值电压Vth被控制，所以屏蔽层212被掺杂为具有大约1×1019cm-3的高浓度。通过设置这种非掺杂沟道层，芯片中的阈值电压Vth中的波动能够被减小到允许超低电压操作。应注意，为了补偿各个芯片中的阈值电压Vth中的系统性波动，期望的是使用ABB(自适应体偏压控制)。(相关技术)1、第3863267号日本专利2、USP64827143、A.Asenov等，电气和电子工程师协会电子器件会报，第46卷，第8号，1999年8月在低Vth高Ion晶体管和高Vth低Ioff晶体管使用沟道掺杂被嵌入在一起的情况下，即使沟道掺杂量没有太大增加，也能够实现高电压Vth。因此，结漏电流不存在严重问题。然而，至于均具有使用非掺杂沟道层的晶体管结构的低Vth高Ion晶体管和高Vth低Ioff晶体管被嵌入在一起的情况下，不存在有关如何在半导体器件中嵌入具有大幅不同的Ioff水平的多个晶体管的报告。
技术实现思路
因此，本专利技术的目的是要提供一种方法，其中，在半导体集成电路器件中，具有大幅不同的Ioff水平的多个晶体管被一起嵌入在包括每一个均使用非掺杂沟道的晶体管的半导体器件中。一种半导体集成电路器件，包括：第一晶体管；以及第二晶体管，具有高于第一晶体管的阈值电压和处于比第一晶体管低的水平的漏电流，其中，第一晶体管包括：非掺杂第一沟道区域；以及第一屏蔽区域，接触第一沟道区域且位于第一沟道区域的正下方，第二晶体管包括：非掺杂第二沟道区域；以及第二屏蔽区域，接触第二沟道区域且位于第二沟道区域的正下方，第一沟道区域和第一屏蔽区域的每一个中的第一杂质浓度分布等于第二沟道区域和第二屏蔽区域的每一个中的第二杂质浓度分布，以及第一晶体管的第一有效沟道长度短于第二晶体管的第二有效沟道长度。从另一个所公开的观点，提供一种半导体集成电路器件的制造方法，该方法包括：在半导体衬底中形成第一导电类型的第一阱区，同时在第一阱区的表面形成杂质浓度高于第一阱区的第一屏蔽层；在半导体衬底的上方形成非掺杂层；形成第一隔离区，用于将第一阱区分成第一导电类型的第二阱区和第一导电类型的第三阱区；经由栅极绝缘膜在第二阱区的上方形成第一栅极电极，同时经由栅极绝缘膜在第三阱区的上方形成栅极长度大于第一栅极电极的第二栅极电极；通过使用第一栅极电极作为掩模将与第一导电类型相反的第二导电类型的杂质引入第二阱区中，以形成第一源极区域和第一漏极区域；以及通过使用第二栅极电极作为掩模将第二导电类型的杂质引入第三阱区中，以形成第二源极区域和第二漏极区域，第二源极区域和第二漏极区域的每一个的杂质浓度低于第一源极区域和第一漏极区域的每一个。从再一个所公开的观点，提供一种半导体集成电路器件，包括：第一CMOS晶体管电路，具有第一漏电流；以及第二CMOS晶体管电路，具有比所述第一漏电流低的水平的第二漏电流，其中，所述第一CMOS晶体管电路包括第一NMOS晶体管和第一PMOS晶体管，所述第一NMOS晶体管和第一PMOS晶体管包括非掺杂的第一沟道区域，以及与所述第一沟道区域接触并位于所述第一沟道区域正下方的第一屏蔽区域；所述第二CMOS晶体管电路包括第二NMOS晶体管和第二PMOS晶体管，所述第二NMOS晶体管和第二PMOS晶体管包括非掺杂的第二沟道区域，以及与所述第二沟道区域接触并位于所述第二沟道区域正下方的第二屏蔽区域；所述第一沟道区域和所述第一屏蔽区域的每一个中的第一杂质浓度分布与所述第二沟道区域和所述第二屏蔽区域的每一个中的第二杂质浓度分布相同；以及所述第一NMOS晶体管和第一PMOS晶体管的第一有效沟道长度短于所述第二NMOS晶体管和第二PMOS晶体管的第二有效沟道长度。本文公开的半导体集成电路器件及其制造方法允许具有大幅不同的Ioff水平的多个晶体管被一起嵌入在包括晶体管(每一个晶体管均使用非掺杂沟道层)的半导体器件中。附图说明图1A和图1B为本专利技术的实施例中的半导体集成电路器件的基本配置示意图；图2为典型晶体管的Ion-Ioff图；图3为当屏蔽层具有高杂质浓度时的Ion-Ioff图；图4示出来自NMOS的实际测量的结果；图5A、图5B以及图5C为本专利技术的实施例中的Vth控制方法的说明性视图；图6为本专利技术的第1实施例中的半导体集成电路器件的示意性主要部分剖视图，在该半导体集成电路器件中，低Vth高Ion晶体管和本文档来自技高网...

【技术保护点】
一种半导体集成电路器件，包括：第一CMOS晶体管电路，具有第一漏电流；以及第二CMOS晶体管电路，具有比所述第一漏电流低的水平的第二漏电流，其中所述第一CMOS晶体管电路包括第一NMOS晶体管和第一PMOS晶体管，所述第一NMOS晶体管和第一PMOS晶体管包括非掺杂的第一沟道区域，以及与所述第一沟道区域接触并位于所述第一沟道区域正下方的第一屏蔽区域，所述第二CMOS晶体管电路包括第二NMOS晶体管和第二PMOS晶体管，所述第二NMOS晶体管和第二PMOS晶体管包括非掺杂的第二沟道区域，以及与所述第二沟道区域接触并位于所述第二沟道区域正下方的第二屏蔽区域，所述第一沟道区域和所述第一屏蔽区域的每一个中的第一杂质浓度分布与所述第二沟道区域和所述第二屏蔽区域的每一个中的第二杂质浓度分布相同，以及所述第一NMOS晶体管和第一PMOS晶体管的第一有效沟道长度短于所述第二NMOS晶体管和第二PMOS晶体管的第二有效沟道长度。

【技术特征摘要】
2012.10.02 JP 2012-2202991.一种半导体集成电路器件，包括：第一CMOS晶体管电路，具有第一漏电流；以及第二CMOS晶体管电路，具有比所述第一漏电流低的水平的第二漏电流，其中所述第一CMOS晶体管电路包括第一NMOS晶体管和第一PMOS晶体管，所述第一NMOS晶体管和第一PMOS晶体管包括非掺杂的第一沟道区域，以及与所述第一沟道区域接触并位于所述第一沟道区域正下方的第一屏蔽区域，所述第二CMOS晶体管电路包括第二NMOS晶体管和第二PMOS晶体管，所述第二NMOS晶体管和第二PMOS晶体管包括非掺杂的第二沟道区域，以及与所述第二沟道区域接触并位于所述第二沟道区域正下方的第二屏蔽区域，所述第一沟道区域和所述第一屏蔽区域的每一个中的第一杂质浓度分布与所述第二沟道区域和所述第二屏蔽区域的每一个中的第二杂质浓度分布相同，以及所述第一NMOS晶体管和第一PMOS晶体管的第一有效沟道长度短于所述第二NMOS晶体管和第二PMOS晶体管的第二有效沟道长度。2.根据权利要求1所述的半导体集成电路器件，其中，第一CMOS晶体管的栅极长度短于第二CMOS晶体管的栅极长度。3.根据权利要求2所述的半导体集成电路器件，还包括：第一NMOS晶体管和第一PMOS晶体管的第一LDD区域，具有第一杂质浓度；以及第二NMOS晶体管和第二PMOS晶体管的第二LDD区域，具有第二杂质浓度，其中，所述第一杂质浓度高于所述第二杂质浓度。4.根据权利要求1所述的半导体集成电路器件，其中，第一CMOS晶体管的第一栅极长度与第二CMOS晶体管的第二栅极长度相同，以及每个与所述第二沟道区域接触的第二源极区域...

【专利技术属性】
技术研发人员：江间泰示，藤田和司，鸟居泰伸，堀充明，
申请(专利权)人：富士通半导体股份有限公司，
类型：发明
国别省市：日本,JP