形成具有改善的台阶覆盖的SiC沟槽的方法技术

根据本发明专利技术的一方面，一种形成具有改善的台阶覆盖的SiC功率半导体的沟槽的方法，包括：通过在高浓度半导体基板层之上形成的外延层之上注入第一杂质离子而形成第二浓度层；在所述第二浓度层之上形成SiO2层；在所述SiO2层之上形成PR掩模图案，所述PR掩模图案具有为沟槽的形成而设计的图案；利用所述PR掩模图案通过蚀刻所述SiO2层形成SiO2掩模图案；移除蚀刻所述SiO2层之后残留的所述PR掩模图案；和利用所述SiO2掩模图案通过干法蚀刻包括所述第二浓度层的所述外延层而形成所述沟槽。

【技术实现步骤摘要】
形成具有改善的台阶覆盖的SiC沟槽的方法
本专利技术涉及一种形成具有改善的台阶覆盖的沟槽的方法。
技术介绍
通常形成沟槽以增加功率半导体的单元面积和减小阻抗。图1和图2是图解在半导体基板的表面上形成沟槽的传统方法的截面图。图1示出在传统的外延层之上形成用于形成沟槽的硬掩模图案。参照图1，首先，在形成于SiC基板111上的外延层112之上形成用于形成沟槽的硬掩模图案113-1，其中外延层112中掺杂有高浓度的杂质。然后，通过利用硬掩模图案113-1执行干法蚀刻而形成沟槽120，使得外延层112具有预定深度。图2示出干法蚀刻之后形成的沟槽120。在形成沟槽120之后，移除干法蚀刻后残留的硬掩模图案113-2，根据沟槽的用途，沉积预定厚度的SiO2或金属。参照图2，随着从硬掩模图案113-2上方垂直引入高能蚀刻气体，外延层112被蚀刻为具有预定深度。在此，在干法蚀刻期间，一些蚀刻气体从底部反弹回来并撞击垂直壁的侧壁，因为这个原因，垂直壁的中部区域被更多地蚀刻，使得垂直壁的中部区域的厚度比垂直壁的上部的图案小。此外，利用传统的干法蚀刻，沟槽的垂直壁的上边缘的边界形成为有角的形状，导致不良的圆角。由于这些现象，当在后续工艺中通过在沟槽的表面上沉积SiO2或金属而形成沉积膜时，会在沟槽底部126、垂直壁的侧壁127和垂直壁的顶表面之间产生厚度偏差，导致沉积厚度不均匀。因此，不可能保持沉积膜具有大致均匀的厚度。图3是示出在使用传统蚀刻法蚀刻的沟槽中沉积的SiO2膜的截面图。如图3所示，当在传统蚀刻的沟槽中沉积SiO2膜时，台面顶部121-3变得溶胀成为类球形，且在侧壁121-1和底部121-2之间产生厚度偏差，从而可能导致不良的台阶覆盖。因此，需要一种能够改善半导体制造工艺中的台阶覆盖的形成沟槽的方法。本专利技术的
技术介绍
公开于韩国公开专利第1999-0036556号。在先技术文献专利文献(专利文献1)韩国公开专利第1999-0036556号(功率半导体器件及其制造方法)
技术实现思路
技术问题本专利技术旨在提供一种形成半导体的沟槽的方法，这种方法能够在沟槽中形成沉积膜时，减少沉积膜的厚度偏差并改善整体台阶覆盖。本专利技术还旨在提供一种形成SiC功率半导体的沟槽的方法，这种方法能够在形成沟槽时，形成窄的上部宽度和平滑的圆角。本专利技术的目的并不限定于以上提及的目的，通过以下描述本专利技术的其他目的将变得显而易见。技术方案根据本专利技术的一方面，一种形成具有改善的台阶覆盖的SiC功率半导体的沟槽的方法包括：通过在高浓度半导体基板层之上形成的外延层之上注入第一杂质离子而形成第二浓度层；在所述第二浓度层之上形成SiO2层；在所述SiO2层之上形成PR掩模图案，所述PR掩模图案具有为沟槽的形成而设计的图案；通过利用所述PR掩模图案蚀刻所述SiO2层形成SiO2掩模图案；移除蚀刻所述SiO2层之后残留的PR掩模图案；和利用所述SiO2掩模图案通过干法蚀刻包括所述第二浓度层的所述外延层而形成所述沟槽。所述第二浓度层的特征在于具有比所述外延层更高浓度的杂质。此外，所述第二浓度层的特征在于形成为所述沟槽的深度的约5％至20％。所述第二浓度层的特征还在于形成为所述沟槽的深度的约8％。所述外延层中的杂质的浓度可为3.0×1015Cm-3，所述第二浓度层中的杂质的浓度可为1×1020Cm-3。所述第二浓度层的厚度可为0.2μm，所述沟槽的凹陷的深度可为2.5μm。在形成所述沟槽的步骤中，所述沟槽的垂直壁可形成为朝向其上侧变薄，所述垂直壁的上端之下的部分可被开凿为具有瓶颈形状。所述第一杂质离子可为氮离子。有益效果根据本专利技术的一个实施方式，通过在待形成沟槽的上部和下部处蚀刻具有不同浓度的SiC外延层，所述沟槽的垂直壁可形成为朝向其上侧变薄，并且所述垂直壁的上边缘边界的有角的形状可被修剪，以便形成平滑的圆角，并且可改善在沟槽中形成的沉积膜的台阶差。利用根据本专利技术实施方式的形成沟槽的方法，通过蚀刻工艺使沟槽的垂直壁形成为朝向其上部变薄并且使平滑的圆角得以形成，在后续工艺中减小了基于沉积膜的垂直位置和水平位置的厚度偏差，从而允许在沟槽中形成均匀的沉积膜。利用根据本专利技术实施方式的形成沟槽的方法，在蚀刻沟槽的工艺中使沟槽的垂直壁形成为朝向其上部变薄，因而沟槽的内凹陷具有上部较宽的形状。此外，所述沟槽的所述垂直壁的上端之下的部分处被开凿为具有瓶颈形状，并且所述垂直壁的上边缘边界的有角的形状可被修剪，以允许在所述沟槽的所述垂直壁的上端处形成平滑的圆角。附图说明图1和图2是图解在半导体基板的表面上形成沟槽的传统方法的截面图。图3是图解在使用传统蚀刻法蚀刻的沟槽中沉积的SiO2膜的截面图。图4图解具有在半导体基板层之上形成的外延层的晶片。图5图解通过在所述外延层上方执行离子注入而在所述外延层上形成第二浓度层。图6图解在所述第二浓度层之上沉积氧化硅。图7图解其中利用PR掩模图案形成SiO2硬掩模图案的结构。图8图解在形成SiO2硬掩模图案之后移除形成于SiO2硬掩模图案之上的PR掩模图案的截面。图9图解利用SiO2硬掩模图案通过蚀刻工艺在包括所述第二浓度层的SiC外延层中形成沟槽的截面。图10图解根据本专利技术实施方式的利用SiO2硬掩模图案通过蚀刻工艺在其中形成有沟槽的外延层的图像。图11图解在蚀刻工艺之后残留的SiO2掩模图案被移除的截面。图12图解在根据本专利技术实施方式形成的沟槽中执行后续沉积工艺的示例。图13图解在根据本专利技术实施方式形成的沟槽上沉积的氧化膜和PR掩模图案。具体实施方式由于可以存在各种本专利技术的变形和实施方式，因此将参照附图图解并描述特定的实施方式。然而，这并非意在将本专利技术限定于特定的实施方式，而是应当理解为是包括本专利技术的技术思想及技术范围内涵盖的所有变形、等同物和替代物。下文中，将参照附图详细描述一些实施方式。相同或相应的元件将被赋予相同的参考标记，而与附图编号无关，并且相同或相应的元件的任何多余描述将不再重复。在本专利技术的整个说明书中，当确定对于某些相关的常规技术的描述会脱离本专利技术的要点时，将省略有关的详细描述。图4图解具有在半导体基板层之上形成的外延层的晶片。参照图4，在SiC基板11之上形成以外延方法生长的外延层12，其中外延层12中掺杂有高浓度的杂质。图5至图11是图解根据本专利技术实施方式的形成具有改善的台阶覆盖的SiC功率半导体的沟槽的方法的截面图。图5示出通过执行离子注入在外延层12之上形成第二浓度层30。根据本专利技术的优选实施方式，外延层12形成为具有9.5μm的厚度和3.0×1015Cm-3的掺杂浓度。在本专利技术的一个实施方式中，为了使与深度相应的浓度不同，通过在外延层12之上执行第一杂质的离子注入而在外延层12上形成第二浓度层30。根据本专利技术的一个实施方式，通过执行离子注入而在外延层12的整个上表面上形成第二浓度层30，在位于上侧的第二浓度层30与位于下侧的外延层12之间产生基于深度的浓度差。由于该浓度差，当蚀刻沟槽时，具有较高浓度的第二浓度层30以较快的蚀刻速率被蚀刻，而具有相对较低浓度的外延层12以较慢的蚀刻速率被蚀刻。由于该浓度差，沟槽的垂直壁朝向上侧变薄，并且沟槽的凹陷具有理想的等腰梯形的形状，并且垂直壁的上边缘边界的有角的形状被修剪，以便形成本文档来自技高网...

【技术保护点】
一种形成具有改善的台阶覆盖的SiC功率半导体的沟槽的方法，包括：通过在高浓度半导体基板层之上形成的外延层之上注入第一杂质离子而形成第二浓度层；在所述第二浓度层之上形成SiO2层；在所述SiO2层之上形成PR掩模图案，所述PR掩模图案具有为沟槽的形成而设计的图案；利用所述PR掩模图案通过蚀刻所述SiO2层形成SiO2掩模图案；移除蚀刻所述SiO2层之后残留的所述PR掩模图案；和利用所述SiO2掩模图案通过干法蚀刻包括所述第二浓度层的所述外延层而形成所述沟槽。

【技术特征摘要】
2016.01.28 KR 10-2016-00105191.一种形成具有改善的台阶覆盖的SiC功率半导体的沟槽的方法，包括：通过在高浓度半导体基板层之上形成的外延层之上注入第一杂质离子而形成第二浓度层；在所述第二浓度层之上形成SiO2层；在所述SiO2层之上形成PR掩模图案，所述PR掩模图案具有为沟槽的形成而设计的图案；利用所述PR掩模图案通过蚀刻所述SiO2层形成SiO2掩模图案；移除蚀刻所述SiO2层之后残留的所述PR掩模图案；和利用所述SiO2掩模图案通过干法蚀刻包括所述第二浓度层的所述外延层而形成所述沟槽。2.根据权利要求1所述的方法，其中所述第二浓度层具有比所述外...

【专利技术属性】
技术研发人员：郑垠植，金禹泽，杨昌宪，朴兌洙，金起贤，尹胜腹，朴镕浦，
申请(专利权)人：美普森半导体公司股，
类型：发明
国别省市：韩国,KR