半导体结构和其制造方法技术

本发明专利技术涉及半导体结构和其制造方法。本发明专利技术提供一种半导体结构，其包含：第一半导体装置，其具有第一表面与第二表面，所述第二表面与所述第一表面对立；位于所述第一半导体装置的所述第一表面上方的半导体衬底；以及III‑V蚀刻终止层，其接触所述第一半导体装置的所述第二表面。本发明专利技术还提供一种用于半导体结构的制造方法，其包含提供具有第一表面的暂时衬底、形成III‑V蚀刻终止层于所述第一表面上方、形成第一半导体装置于所述III‑V蚀刻终止层上方以及通过蚀刻操作去除所述暂时衬底并且暴露所述III‑V蚀刻终止层的表面。

【技术实现步骤摘要】
半导体结构和其制造方法
本专利技术涉及具有绝缘体上硅结构的半导体结构和其制造方法。
技术介绍
绝缘体上硅(SOI)可由厚的完整基底层组成，典型但非必须是由硅所处理的，其提供机械稳定性、电绝缘中间层，典型但非必须是由二氧化硅(SiO2)制成、以及高质量单晶硅的薄的顶层，其包含通过例如光刻蚀刻手段而图案化的微电子装置。有许多厚的与薄的薄膜厚度成为适当的几何图形。已发现SOI衬底缺乏某些方面。通常，至今所提出的一些方法会产生相对低产量与相对高成本的厚度SOI晶片。至今已提出的其它方法会产生具有装置层的SOI晶片，其具有不被接受的变异或是其包含缺陷。虽然已提出不同的方法制造具有相对低变异的无缺陷装置层的SOI晶片，这些方法典型会以相对高产量且有利的成本产生SOI晶片，但这些方法典型产生厚度变异或是含有缺陷。
技术实现思路
本专利技术的一些实施例是提供一种半导体结构，其包括第一半导体装置，其包括第一表面与第二表面，所述第二表面与所述第一表面对立；半导体衬底，其位于所述第一半导体装置的所述第一表面上方；III-V蚀刻终止层，其接触所述第一半导体装置的所述第二表面。本专利技术的一些实施例是提供一种半导体结构的制造方法，其包括提供暂时衬底，其具有第一表面；形成III-V蚀刻终止层于所述第一表面上方；形成第一半导体装置于所述III-V蚀刻终止层；以及通过蚀刻操作去除所述暂时衬底，并且暴露所述III-V蚀刻终止层的表面。本专利技术的一些实施例是提供一种半导体结构的制造方法，其包括形成绝缘体上硅(SOI)结构，其具有接近绝缘体层的第一表面，其中所述SOI结构包括第一半导体装置，其接近所述第一表面；以及从第二表面薄化所述SOI结构，所述第二表面与所述第一表面对立，其中薄化所述SOI结构包括通过碱性蚀刻而暴露所述SOI结构的所述绝缘体层，并且得到所述暴露的绝缘体层的总厚度变异小于约1nm。附图说明为协助读者达到最佳理解效果，建议在阅读本专利技术时同时参考附件图示和其详细文字叙述说明。请注意为遵循业界标准作法，本专利说明书中的图式不一定按照正确的比例绘制。在某些图式中，尺寸可能刻意放大或缩小，以协助读者清楚了解其中的讨论内容。图1到图5是根据本专利技术的一些实施例说明半导体结构且描述制造半导体结构的操作顺序的概示剖面图。图6到图12是根据本专利技术的一些实施例说明半导体结构且描述制造半导体结构的操作顺序的概示剖面图。图13到图20是根据本专利技术的一些实施例说明半导体结构且描述制造半导体结构的操作顺序的概示剖面图。图21到图25是根据本专利技术的一些实施例说明半导体结构且描述制造半导体结构的操作顺序的概示剖面图。符号说明10主要衬底10'背面10"正面20蚀刻终止层30第一装置30'装置层30"第二装置40半导体衬底100半导体结构101低温氧化物层103P+硅层105P-硅外延层121彩色滤片123透镜150介电层150'最顶部表面180介电层185介电层190贯穿孔200半导体结构201贯穿硅通路230传导迹线图案230'传导迹线图案231介电层240衬底部300半导体结构301第一表面301'正面302第二表面303'背面305'第一表面307'第三表面309'第四表面403第三表面404第四表面801隔离结构803隔离感测区805钉扎层807转移栅极901复位栅极903多层互连903'多层互连905层间介电层905'层间介电层具体实施方式在图式中，相同的元件符号是用以表示在不同图式与本专利技术的说明实施例中相同或类似的元件。图示不需要依比例展示，并且在一些例子中，图式被夸大且/或简化仅作为说明的目的，所述领域的技术人员可理解基于以下的本专利技术的说明实施例，有许多可能的本专利技术的应用与变异。另外，本专利技术在使用与空间相关的叙述词汇，如“在…之下”，“低”，“下”，“上方”，“的上”，“下”，“顶”，“底”和类似词汇时，为便于叙述，其用法均在于描述图示中一个元件或特征与另一个(或多个)元件或特征的相对关系。除了图示中所显示的角度方向外，这些空间相对词汇也用来描述所述装置在使用中以及操作时的可能角度和方向。所述装置的角度方向可能不同(旋转90度或其它方位)，而在本专利技术所使用的这些空间相关叙述可以同样方式加以解释。尽管本专利技术的广范围所主张的数值范围与参数是约略值，在特定范例中所阐述的数值尽可能精准。然而，任何数值本质上含有在个别测试测量中得到的标准偏差所必然造成的一些误差。再者，在本文中，“约”通常是指在给定值或范围的10％、5％、1％或0.5％内。或者，“约”是指在所述领域的技术人员可接受的平均的标准偏差内。在操作/工作范例之外，除非特别指名，否则本文所揭露的所有的数值范围、数量、值与比例，例如材料的量、时间期间、温度、操作条件、数量的比例和其类似者应被理解为受到“约”字修饰。据此，除非有相反的指示，本专利技术以及所附随的权利要求所阐述的数值参数是约略数，其可视需要而变化。至少，应根据所报导的有意义的位数数目并且使用通常的进位技术，解读各个数值参数。本文中，范围可表示为从一端点到另一端点，或是在两个端点之间。除非特别声明，否则本文揭露的所有范围皆包含端点。现有技术中，达到厚度等于或小于500nm的蚀刻停止的范例已提供通过扩散或植入中所布置的重掺杂硼区。通过研磨与抛光，去除在硼掺杂蚀刻停止区下方的大部分硅衬底，以及使用由乙二胺与邻苯二酚(pyrocatechol)组成的蚀刻剂选择性蚀刻剩余部分。用此蚀刻剂，相较于非常重掺杂的硼蚀刻停止区的蚀刻速度，未掺杂的硅的蚀刻速度的名义选择性(nominalselectivity)比例为100：1。可进一步提供第二修整(trimming)以微调蚀刻表面的粗糙度。由于已经实质消耗重掺杂的蚀刻终止层，因而可使用第二修整，去除硅薄膜的薄层。例如，在蚀刻之后，进行平坦化操作，而后相较于前述蚀刻剂，使用较低蚀刻速度的另一蚀刻剂到粗糙表面以达到所欲的表面粗糙度。然而，使用重掺杂硼区的缺点在于在硅中，硼是p-型掺质。此外，硼的植入与扩散皆造成硅薄膜残留p-型掺杂。例如，当进行热工艺时，重掺杂硼区中的硼原子互相扩散到上方的硅薄膜，在重掺杂蚀刻终止层与硅之间的界面处造成不均匀的硼掺杂。因此，选择性蚀刻剂必将去除与重掺杂蚀刻终止层交界的部分的硅薄膜，并且产生过度的表面粗糙度。上述第二修整无法缓和所述大的表面粗糙度。因此，接触选择性蚀刻剂的硅薄膜的总厚度变异(totalthicknessvariation，TTV)是大的。再者，通过离子植入与退火所并入的硼造成在装置区中产生线差排(threadingdislocation)。由整个硅晶片不薄也不均匀的这些衬底所制成的装置的性能受到损害。本专利技术提供半导体结构，其具有薄化衬底于所述半导体装置的至少其一中。取代采用重掺杂蚀刻终止层用于控制去除操作，提供未掺杂的III-V蚀刻终止层以接触硅薄膜，其为制造主动元件的处。在一些实施例中，半导体结构包含第一半导体装置，其具有第一表面与第二表面，所述第二表面与第一表面对立、位于第一半导体装置的第一表面上方的半导体衬底、以及与第一半导体装置的第二表面接触的III-V蚀刻终止层。本专利技术提供绝缘体上硅(SOI)结构，其具有未掺杂的III-V蚀刻终止层作为绝缘体层。相对于在目前本文档来自技高网...

【技术保护点】
一种半导体结构，其包括：第一半导体装置，其包括第一表面与第二表面，所述第二表面与所述第一表面对立；半导体衬底，其位于所述第一半导体装置的所述第一表面上方；III‑V蚀刻终止层，其接触所述第一半导体装置的所述第二表面。

【技术特征摘要】
2015.12.31 US 62/273,466;2016.04.01 US 15/088,1311.一种半导体结构，其包括：第一半导体装置，其包括第一表面与第二表面，所述第二表面与所述第一表面对立；半导体衬底，其位于所述第一半导体装置的所述第一表面上方；III-V蚀刻终止层，其接触所述第一半导体装置的所述第二表面。2.根据权利要求1所述的半导体结构，其中所述III-V蚀刻终止层包括磷化镓。3.根据权利要求1所述的半导体结构，其中所述第一半导体装置包括光感测区。4.根据权利要求1所述的半导体结构，进一步包括贯穿硅通路，穿过所述第一半导体装置与所述III-V蚀刻终止层。5.一种用于半导体结构的制造方法，其包括：提供暂时衬底，其具有第一表面；形成III-V蚀刻终止层于所述第一表面上方；形成第一半导体装置于所述III-V蚀刻终止层；以及...

【专利技术属性】
技术研发人员：蔡敏瑛，杜友伦，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71