利用半导体器件的牺牲性阻挡层的选择性沉积制造技术

公开了在半导体结构上选择性地沉积高K栅极电介质的方法。该方法包括提供设置在半导体衬底上方的半导体结构。该半导体结构设置在隔离侧壁旁边。牺牲性阻挡层然后选择性地沉积在隔离侧壁上，并且不沉积在半导体结构上。此后，高K栅极电介质沉积在半导体结构上，但不沉积在牺牲性阻挡层上。牺牲性阻挡层的性质防止氧化物材料沉积在其表面上。然后执行热处理以去除牺牲性阻挡层，从而仅在半导体结构上形成高K栅极电介质。

【技术实现步骤摘要】
【国外来华专利技术】利用半导体器件的牺牲性阻挡层的选择性沉积
实施例总体上涉及半导体工艺，并且更具体地涉及通过利用半导体器件的牺牲性阻挡层来选择性沉积氧化物膜。
技术介绍
对较小的、较高性能的电子设备的不断增大的需求一直是半导体工业背后的驱动力，以制造具有提高的性能的较小半导体器件。半导体器件的性能高度取决于在半导体芯片上制造的晶体管器件的数量。例如，中央处理单元的性能随其逻辑器件的数量增加而增加。然而，随着晶体管器件的数量增加，由晶体管器件占用的基板面(realestate)的量也增加。增加所占用的基板面的量增大了芯片的总体尺寸。因此，为了使芯片的尺寸最小化并使芯片上形成的晶体管器件的数量最大化，业界领导者已经开发出缩小每个晶体管器件的尺寸的方式。缩小晶体管器件尺寸允许增加将在单个半导体芯片上形成的晶体管器件的数量，而不会显著影响可用基板面。附图说明图1示出了通过常规技术形成的高K栅极电介质的截面视图。图2示出了根据本专利技术的实施例的通过利用牺牲性阻挡层的方法形成的高K栅极电介质的截面视图。图3A-3E示出了根据本专利技术的实施例的通过利用隔离层上的牺牲性阻挡层来形成高K栅极电介质的方法的截面视图和自上而下的视图。图4A-4C示出了根据本专利技术的实施例的通过利用STI的一部分和隔离层上的牺牲性阻挡层来形成高K栅极电介质的方法。图5A示出了根据本专利技术的实施例的示例性牺牲性阻挡层的完整分子的分子图。图5B-5D示出了根据本专利技术的实施例的分解的牺牲性阻挡层的各种悬空分子的分子图。图6示出了根据本专利技术的实施例形成的非平面finFET晶体管的截面视图。图7示出了根据本专利技术的实施例形成的栅极全包围纳米线晶体管的截面视图。图8示出了实施本专利技术的一个或多个实施例的内插件。图9示出了根据本专利技术的实施例建立的计算设备。具体实施方式本文中所描述的是通过利用牺牲性阻挡层在半导体结构上选择性地沉积高K栅极电介质来形成半导体器件的系统和方法。在以下描述中，将使用本领域技术人员常用的术语来描述说明性实施方式的各个方面，以向本领域其他技术人员传达其工作的实质。然而，对于本领域的技术人员而言将显而易见的是，可以仅利用所描述的方面中的一些来实践本专利技术。出于解释的目的，阐述了具体数字、材料和构造，以便于提供对说明性实施方式的透彻理解。然而，对于本领域的技术人员将显而易见的是，可以在没有具体细节的情况下实践本专利技术。在其它实例中，公知的特征被省略或简化，以免使得说明性实施方式难以理解。将以最有助于理解本专利技术的方式依次将各个操作描述为多个分立操作，然而，不应将描述的次序解释为暗示这些操作必然依赖于次序。具体而言，这些操作不需要按照所呈现的次序执行。用于最小化晶体管器件尺寸的技术包括栅极端盖缩放。栅极端盖缩放涉及在晶体管器件的沟道区旁边形成越来越小的开口。小开口难以利用诸如可靠性层和功函数金属之类的栅极材料来填充。例如，晶体管栅极鳍状物和用于非平面finFET晶体管的隔离侧壁之间的空间对于在沉积高K栅极电介质之后适当地填充可靠性层和金属填充层而言可能太小，如在图1中所观察到的。图1示出了通过常规技术形成的非平面器件(例如finFET晶体管)的典型的高K栅极电介质。如所示的，提供了具有鳍状物102的衬底100。鳍状物102在形成在衬底100上的浅沟槽隔离(STI)104上方延伸。隔离层106设置在STI104的顶部上，并且具有隔离侧壁107，隔离侧壁107被定位为与鳍状物102相距距离111。窗口105形成在隔离层106内以暴露STI104和鳍状物102的区域。高K栅电介质108形成在鳍状物102的暴露区域的至少一部分上，以将鳍状物102与后续形成的栅极电极电隔离。形成高K栅极电介质108的常规技术包括在鳍状物102、STI104和隔离层106的暴露区域的至少一部分之上共形地沉积高K栅极电介质108。鳍状物102与隔离侧壁107之间的距离111减小了高K栅极电介质108的厚度T。因为高K栅极电介质108设置在隔离侧壁107以及鳍状物102上，所以距离111显著地减小了高K栅极电介质108的厚度T的两倍。在实施例中，可用空间109保留在鳍状物102与隔离侧壁107之间。显著地减小距离111使得更难以在空间109内在鳍状物102之上形成栅极电极。由于可用空间109小，诸如功函数材料和栅极填充材料之类的栅极材料可能不完全填充在可用空间109中。可用空间109中由此产生的间隙或空位妨碍了器件性能。另外，可用空间109可能太小以至于不允许栅极端盖缩放。根据本专利技术的实施例，形成半导体器件的方法包括：在鳍状物上、而不是在隔离侧壁上选择性地沉积高K栅极电介质，以最大化可用于沉积栅极电极材料的空间。具体地，该方法利用牺牲性阻挡层来防止高K栅极电介质的沉积在隔离侧壁上形成。在实施例中，牺牲性阻挡层是由具有大分子结构的分子组成的自组装单层(SAM)，例如但不限于十八烷基磷酸(ODPA)、1-十八烷硫醇(ODT)、十八烷基三氯硅烷(ODTCS)、以及硬脂酸(ODCA)。每个分子可以包括由至少12个主链原子(backboneatoms)形成的尾部。在特定实施例中，尾部由大约18个主链原子形成。然后可以在半导体结构上沉积高K栅极电介质。SAM的大分子结构可以防止高K栅极电介质沉积在隔离层的表面上。此后，去除SAM，留下高K栅极电介质以保留在半导体结构上，而不是在隔离层上。在实施例中，高K栅极电介质具有大于10的介电常数。本专利技术的实施例选择性地将高K栅极电介质沉积在半导体结构上，而不是在隔离层上。选择性地将高K栅极电介质沉积在半导体结构上增加了半导体结构与隔离侧壁之间的可用空间，并且不增加半导体器件的总体尺寸。作为结果，扩大的可用空间可以实现适当的栅极形成以及栅极端盖缩放。例如，该方法可以实现较小的栅极端盖的形成，这增加了半导体芯片的晶体管密度。另外，该方法还实现了具有较小的栅极长度(即源极区和漏极区之间的距离)的晶体管的形成。形成具有较小栅极长度的晶体管还增大了半导体芯片的晶体管密度。增大晶体管密度提高了器件性能。图2示出了根据本专利技术的实施例的仅在半导体结构102上形成的高K栅极电介质108。半导体结构102可以是用于finFET晶体管的鳍状物。在实施例中，高K栅极电介质108不设置在隔离层106的暴露表面(例如隔离侧壁107)上。因为高K栅极电介质108不设置在隔离侧壁107上，所以可用空间209大于通过常规方法形成的可用空间109。在实施例中，可用空间209比可用空间109大了高K栅极电介质108的一个厚度T。例如，如果厚度T为大约2nm，则可用空间209比可用空间109大了大约2nm。在实施例中，如本文中将进一步讨论的，高K栅极电介质108的端部210可以由于其形成方法而为圆形或锥形。图3A-3E示出了通过在半导体结构上选择性地沉积高K栅极电介质来形成半导体器件的方法。本文中所公开的实施例示出了形成三栅极finFET晶体管的方法。尽管实施例示出了形成finFET晶体管的方法，但是也可以实施该方法以用于其它非平面晶体管，例如栅极全包围晶体管。如图3A中所示，提供了衬底100。衬底100可以是任何适合的半导体衬底。例如，半导体衬底可以是使用体硅或绝缘体上硅子结构形成的晶体衬底。替代本文档来自技高网...

【技术保护点】
一种半导体器件，包括：半导体结构，其设置在半导体衬底上方；隔离侧壁，其设置在所述半导体结构旁边以及所述半导体衬底上方；高K电介质层，其直接设置在所述半导体结构的不止一侧上，并且不设置在所述隔离侧壁上。

【技术特征摘要】
【国外来华专利技术】1.一种半导体器件，包括：半导体结构，其设置在半导体衬底上方；隔离侧壁，其设置在所述半导体结构旁边以及所述半导体衬底上方；高K电介质层，其直接设置在所述半导体结构的不止一侧上，并且不设置在所述隔离侧壁上。2.根据权利要求1所述的半导体器件，还包括栅极电极，所述栅极电极设置在所述高K电介质层上和所述隔离侧壁的一部分上。3.根据权利要求2所述的半导体器件，还包括设置在所述栅极电极与所述隔离层之间的分子片断层。4.根据权利要求3所述的半导体器件，其中，所述分子片段层包括由磷、碳、氧、氮、硫、硅或氯原子的至少其中之一形成的悬空键。5.根据权利要求1所述的半导体器件，其中，所述半导体结构是从所述半导体衬底向上延伸的鳍状物。6.根据权利要求5所述的半导体器件，其中，所述不止一侧包括所述鳍状物的顶表面和所述鳍状物的每个侧壁的一部分。7.根据权利要求1所述的半导体器件，还包括直接设置在所述半导体衬底的顶部上的浅沟槽隔离(STI)。8.根据权利要求7所述的半导体器件，其中，所述高K电介质层包括紧邻地设置在所述STI上方的锥形或圆形端部，所述高K电介质层不接触所述STI。9.根据权利要求7所述的半导体器件，其中，所述高K电介质层也设置在所述STI上。10.根据权利要求9所述的半导体器件，其中，所述高K电介质层包括邻近所述隔离侧壁设置的锥形或圆形端部，所述高K电介质层不接触所述隔离侧壁。11.一种形成半导体器件的方法，包括：提供设置在半导体衬底上方的半导体结构，所述半导体结构设置在隔离侧壁旁边；至少在所述隔离侧壁上沉积牺牲性阻挡层，暴露所述半导体结构；在所述半导体结构上沉积高K电介质层；以及去除所述牺牲性阻挡层。12.根据权利要求11所述的方法，其中，所述牺牲性阻挡层是自组装的单层(SAM)。13.根据权利要求12所述的方法，其中，所述SAM由能够阻挡在所述隔离侧壁上形成所述高K电介质层的分子形成。14.根据...

【专利技术属性】
技术研发人员：G·克洛斯特，S·B·克伦德宁，R·胡拉尼，S·S·廖，P·E·罗梅罗，F·格瑟特莱恩，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US