虚拟接地非易失性存储器阵列制造技术

一种存储器装置具有存储器单元对，该存储器单元对均具有单个连续沟道区、沟道区的第一部分和第二部分上方的第一浮栅和第二浮栅、沟道区的介于沟道区的第一部分和第二部分之间的第三部分上方的擦除栅以及在第一浮栅和第二浮栅上方的第一控制栅和第二控制栅。对于存储器单元对中的每一者，第一区电连接到同一有源区中的相邻存储器单元对的第二区，并且第二区电连接到同一有源区中的相邻存储器单元对的第一区。

【技术实现步骤摘要】
【国外来华专利技术】虚拟接地非易失性存储器阵列相关专利申请本申请要求2014年11月12日提交的美国临时申请No.62/078,873的权益，并且该美国临时申请以引用方式并入本文。
本专利技术涉及非易失性存储器阵列。毌
技术介绍
分裂栅非易失性闪存单元是熟知的。例如，美国专利6,747,310公开了此类存储器单元，所述存储器单元具有源极区和漏极区，所述源极区和漏极区在其间限定沟道区；在沟道区的一部分上面的选择栅；在沟道区的另一部分上面的浮栅；以及在源极区上面的擦除栅。存储器单元成对形成，其共享共同源极区和共同擦除栅，其中每个存储器单元在衬底中具有其自身的在源极区和漏极区之间延伸的沟道区(即，对于每对存储器单元存在两个单独的沟道区)。以给定列连接用于存储器单元的全部控制栅的线垂直地走向。对于连接擦除栅和选择栅的线，以及源极线，同样如此。连接用于每行存储器单元的漏极区的位线水平地走向。鉴于用于每个单元的电极(源极、漏极、选择栅、控制栅和擦除栅)的数目，以及用于每对存储器单元的两个单独沟道区，配置并形成所有各种线均连接到这些电极的架构和阵列布局可能过于复杂并且难以实现，特别是随着临界尺寸不断缩小。
技术实现思路
本专利技术通过一种存储器装置解决了以上提到的问题和需要，该存储器装置包括：具有第一导电类型的半导体材料衬底；以及形成在所述衬底上的间隔开的隔离区，所述隔离区彼此基本上平行并沿第一方向延伸，其中，每对相邻的隔离区之间的有源区也沿所述第一方向延伸。所述有源区中的每一者包括多个存储器单元对。所述存储器单元对中的每一者包括：第一区和第二区，其在所述衬底中间隔开并且具有与所述第一导电类型不同的第二导电类型，其中，所述衬底中的连续沟道区在所述第一区和所述第二区之间延伸；第一浮栅，其设置在所述沟道区的与所述第一区相邻的第一部分上方并且与所述第一部分绝缘；第二浮栅，其设置在所述沟道区的与所述第二区相邻的第二部分上方并且与所述第二部分绝缘；擦除栅，其设置在所述沟道区的介于所述沟道区的所述第一部分和所述沟道区的所述第二部分之间的第三部分上方并且与所述第三部分绝缘；第一控制栅，其设置在所述第一浮栅上方并且与所述第一浮栅绝缘；以及第二控制栅，其设置在所述第二浮栅上方并且与所述第二浮栅绝缘。所述存储器单元对被配置成阵列，使得对于所述存储器单元对中的每一者，所述沟道区沿所述第一方向从所述第一区延伸到所述第二区，所述第一区与同一有源区中的相邻存储器单元对的第二区电连接，并且所述第二区与同一有源区中的相邻存储器单元对的第一区电连接。一种存储器装置包括：第一导电类型的半导体材料衬底；形成在所述衬底上的间隔开的隔离区，所述隔离区彼此基本上平行并沿第一方向延伸，其中，每对相邻的隔离区之间的有源区也沿所述第一方向延伸。所述有源区中的每一者包括多个存储器单元对。所述存储器单元对中的每一者包括：第一区和第二区，其在所述衬底中间隔开并且具有与所述第一导电类型不同的第二导电类型，其中，所述衬底中的连续沟道区在所述第一区和所述第二区之间延伸；第一浮栅，其设置在所述沟道区的与所述第一区相邻的第一部分上方并且与所述第一部分绝缘；第二浮栅，其设置在所述沟道区的与所述第二区相邻的第二部分上方并且与所述第二部分绝缘；字线栅，其设置在所述沟道区的介于所述沟道区的所述第一部分和所述沟道区的所述第二部分之间的第三部分上方并且与所述第三部分绝缘；第一控制栅，其设置在所述第一浮栅上方并且与所述第一浮栅绝缘；第二控制栅，其设置在所述第二浮栅上方并且与所述第二浮栅绝缘；第一擦除栅，其设置在所述第一区上方并且与所述第一区绝缘；以及第二擦除栅，其设置在所述第二区上方并且与所述第二区绝缘。所述存储器单元对被配置成阵列，使得对于所述存储器单元对中的每一者，所述沟道区沿所述第一方向从所述第一区延伸到所述第二区，所述第一区与同一有源区中的相邻存储器单元对的第二区电连接，并且所述第二区与同一有源区中的相邻存储器单元对的第一区电连接。通过查看说明书、权利要求书和附图，本专利技术的其他目的和特征将变得显而易见。附图说明图1为第一存储器单元设计(单元#1)的侧面剖视图。图2为第二存储器单元设计(单元#2)的侧面剖视图。图3为第三存储器单元设计(单元#3)的侧面剖视图。图4为适用于单元#2的第一存储器单元阵列架构(架构#2)的示意图。图5为用于架构#1的存储器单元阵列布局的平面图。图6为用于架构#1的第一替代存储器单元阵列布局的平面图。图7为用于架构#1的第二替代存储器单元阵列布局的平面图。图8和图9为用于架构#1的操作电压的表。图10为适用于单元#1和#2的第二存储器单元阵列架构(架构#2)的示意图。图11为用于架构#2的存储器单元阵列布局的平面图。图12和图13为用于架构#2的操作电压的表。图14为适用于单元#1和#2的第三存储器单元阵列架构(架构#3)的示意图。图15为用于架构#3的存储器单元阵列布局的平面图。图16为用于架构#3的第一替代存储器单元阵列布局的平面图。图17和图18为用于架构#3的操作电压的表。图19为适用于单元#1和#2的第四存储器单元阵列架构(架构#4)的示意图。图20为用于架构#4的存储器单元阵列布局的平面图。图21和图22为用于架构#4的操作电压的表。图23为适用于单元#1的第五存储器单元阵列架构(架构#5)的示意图。图24为用于架构#5的存储器单元阵列布局的平面图。图25为用于架构#5的第一替代存储器单元阵列布局的平面图。图26和图27为用于架构#5的操作电压的表。图28为适用于单元#3的第六存储器单元阵列架构(架构#6)的示意图。图29为用于架构#6的存储器单元阵列布局的平面图。图30和图31为用于架构#6的操作电压的表。图32为用于所有架构的存储器单元装置的组件的平面图。具体实施方式本专利技术为存储器单元设计、架构以及利用虚拟接地存储器单元构造的阵列布局。图1例示第一存储器单元设计(单元#1)，其中，每个存储器单元包括：浮栅12(FG)，其设置在衬底10上方并且与衬底10绝缘；控制栅14(CG)，其设置在浮栅12上方并且与浮栅12绝缘；擦除栅16(EG)，其设置成与浮栅12和控制栅14相邻并绝缘，并且设置在衬底10上方并且与衬底10绝缘，其中，擦除栅形成为T形，使得控制栅CG的顶部拐角面对T形擦除栅的内部拐角，以提高擦除效率；以及漏极区18(DR)，其处于衬底中，与浮栅12相邻(使位线触点20(BL)与漏极扩散区18(DR)连接)。存储器单元被形成为共享公共擦除栅16的存储器单元对(左边的A和右边的B)。该单元设计与以上讨论的’310专利的不同之处至少在于，对于每个存储器单元，它缺少擦除栅EG下方的源极区，缺少选择栅(也被称为字线)，并且缺少沟道区。替代地，单个连续的沟道区22延伸到两个存储器单元下方(即，从一个存储器单元的漏极区18延伸到另一个存储器单元的漏极区18)。为了读取或编程一个存储器单元，另一个存储器单元的控制栅14升高至足够大的电压，以使下伏的沟道区部分借助与其间的浮栅12耦合的电压而导通(例如，为了读取或编程单元A，FGB上的电压借助与CGB耦合的电压升高，以导通FGB下方的沟道区部分)。图2例示第二存储器单元设计(单元#2)，单元#2与单元#1相同，不同之处在于，没本文档来自技高网...

【技术保护点】
一种存储器装置，所述存储器装置包括：第一导电类型的半导体材料衬底；形成在所述衬底上的间隔开的隔离区，所述隔离区彼此基本上平行并沿第一方向延伸，其中，每对相邻的隔离区之间的有源区也沿所述第一方向延伸；所述有源区中的每一者包括多个存储器单元对，所述存储器单元对中的每一者包括：第一区和第二区，其在所述衬底中间隔开并且具有与所述第一导电类型不同的第二导电类型，其中，所述衬底中的连续沟道区在所述第一区和所述第二区之间延伸；第一浮栅，其设置在所述沟道区的与所述第一区相邻的第一部分上方并且与所述第一部分绝缘；第二浮栅，其设置在所述沟道区的与所述第二区相邻的第二部分上方并且与所述第二部分绝缘；擦除栅，其设置在所述沟道区的介于所述沟道区的所述第一部分和所述沟道区的所述第二部分之间的第三部分上方并且与所述第三部分绝缘；第一控制栅，其设置在所述第一浮栅上方并且与所述第一浮栅绝缘；第二控制栅，其设置在所述第二浮栅上方并且与所述第二浮栅绝缘；其中，所述存储器单元对被配置成阵列，使得对于所述存储器单元对中的每一者，所述沟道区沿所述第一方向从所述第一区延伸到所述第二区，所述第一区与同一有源区中的相邻存储器单元对的第二区电连接，并且所述第二区与同一有源区中的相邻存储器单元对的第一区电连接。...

【技术特征摘要】
【国外来华专利技术】2014.11.12 US 62/078873;2015.11.06 US 14/9352011.一种存储器装置，所述存储器装置包括：第一导电类型的半导体材料衬底；形成在所述衬底上的间隔开的隔离区，所述隔离区彼此基本上平行并沿第一方向延伸，其中，每对相邻的隔离区之间的有源区也沿所述第一方向延伸；所述有源区中的每一者包括多个存储器单元对，所述存储器单元对中的每一者包括：第一区和第二区，其在所述衬底中间隔开并且具有与所述第一导电类型不同的第二导电类型，其中，所述衬底中的连续沟道区在所述第一区和所述第二区之间延伸；第一浮栅，其设置在所述沟道区的与所述第一区相邻的第一部分上方并且与所述第一部分绝缘；第二浮栅，其设置在所述沟道区的与所述第二区相邻的第二部分上方并且与所述第二部分绝缘；擦除栅，其设置在所述沟道区的介于所述沟道区的所述第一部分和所述沟道区的所述第二部分之间的第三部分上方并且与所述第三部分绝缘；第一控制栅，其设置在所述第一浮栅上方并且与所述第一浮栅绝缘；第二控制栅，其设置在所述第二浮栅上方并且与所述第二浮栅绝缘；其中，所述存储器单元对被配置成阵列，使得对于所述存储器单元对中的每一者，所述沟道区沿所述第一方向从所述第一区延伸到所述第二区，所述第一区与同一有源区中的相邻存储器单元对的第二区电连接，并且所述第二区与同一有源区中的相邻存储器单元对的第一区电连接。2.根据权利要求1所述的存储器装置，所述存储器装置还包括：多条第一控制栅线，其沿与所述第一方向正交的第二方向延伸并且均与所述有源区中的每一者中的所述第一控制栅中的一个电连接；多条第二控制栅线，其沿所述第二方向延伸并且均与所述有源区中的每一者中的所述第二控制栅中的一个电连接；多条位线，其沿所述第二方向延伸并且均与所述有源区中的每一者中的所述第一区中的一个和所述第二区中的一个电连接；多条擦除栅线，其沿所述第一方向延伸并且均与所述有源区中的一个中的所述擦除栅电连接。3.根据权利要求2所述的存储器装置，其中，所述擦除栅线是沿所述第一方向在所述有源区上方延伸的金属线并且经由垂直地延伸的触点电连接到所述擦除栅。4.根据权利要求2所述的存储器装置，其中，所述擦除栅中的每一者延伸到所述隔离区中的一个中，并且其中，所述擦除栅线是沿所述第一方向在所述隔离区上方延伸的金属线并且经由所述隔离区中的垂直地延伸的触点电连接到所述擦除栅。5.根据权利要求2所述的存储器装置，所述存储器装置还包括：控制电路，其被配置成在所述存储器单元中所选择的一者的读取操作期间：向与所选择的存储器单元电连接的位线施加正电压；向与所选择的存储器单元的所述擦除栅电连接的所述擦除栅线施加正电压；向与所选择的存储器单元的所述控制栅电连接的所述控制栅线施加正电压；向与所选择的存储器单元配对的存储器单元的所述控制栅电连接的所述控制栅线施加正电压；向与不包含所选择的存储器单元的存储器单元对的所述控制栅电连接的所述控制栅线施加零电压；以及向与并非是所选择的存储器单元的存储器单元电连接的所述位线施加零电压。6.根据权利要求2所述的存储器装置，所述存储器装置还包括：控制电路，其被配置成在所述存储器单元中所选择的一者的编程操作期间：向与所选择的存储器单元电连接的位线施加正电压；向与所选择的存储器单元的所述擦除栅电连接的所述擦除栅线施加正电压；向与所选择的存储器单元的所述控制栅电连接的所述控制栅线施加正电压；向与所选择的存储器单元配对的存储器单元电连接的所述位线施加电流；以及向与所选择的存储器单元配对的所述存储器单元的所述控制栅电连接的所述控制栅线施加正电压。7.根据权利要求6所述的存储器装置，其中，所述控制电路还被配置成：向与和包含所选择的存储器单元的存储器单元对相邻的存储器单元对的所述控制栅电连接的所述控制栅线施加负电压；以及向与不包含所选择的存储器单元的存储器单元对的控制栅电连接并且不与包含所选择的存储器单元的存储器单元对相邻的所述控制栅线施加零电压。8.根据权利要求2所述的存储器装置，所述存储器装置还包括：控制电路，其被配置成在针对在所述存储器单元中所选择的一者进行擦除操作期间：向与所选择的存储器单元的所述擦除栅电连接的所述擦除栅线施加正电压；以及向与所选择的存储器单元的所述控制栅电连接的所述控制栅线施加负电压。9.根据权利要求1所述的存储器装置，所述存储器装置还包括：多条第一控制栅线，其沿与所述第一方向正交的第二方向延伸并且均与所述有源区中的每一者中的所述第一控制栅中的一个电连接；多条第二控制栅线，其沿所述第二方向延伸并且均与所述有源区中的每一者中的所述第二控制栅中的一个电连接；以及多条擦除栅线，其沿所述第二方向延伸并且均与所述有源区中的每一者中的所述擦除栅中的一个电连接。10.根据权利要求9所述的存储器装置，所述存储器装置还包括：多条位线，其均具有Z字形配置，所述Z字形配置包括：第一部分，其设置在所述有源区中的第一个的第一区和第二区中的一些的上方并且与其电连接；第二部分，其设置在与所述有源区中的第一个相邻的所述有源区中的第二个的第一区和第二区中的一些的上方并且与其电连接；以及第三部分，其均横贯所述第一有源区和所述第二有源区之间的隔离区。11.根据权利要求10所述的存储器装置，所述存储器装置还包括：控制电路，其被配置成在所述存储器单元中所选择的一者的读取操作期间：向与所选择的存储器单元电连接的位线施加正电压；向与所选择的存储器单元的所述擦除栅电连接的所述擦除栅线施加正电压；向与所选择的存储器单元的所述控制栅电连接的所述控制栅线施加正电压；向与所选择的存储器单元配对的存储器单元的所述控制栅电连接的所述控制栅线施加正电压；向与不包含所选择的存储器单元的存储器单元对的所述控制栅电连接的所述控制栅线施加零电压；以及向与不包含所选择的存储器单元的所述存储器单元对电连接的位线施加零电压。12.根据权利要求10所述的存储器装置，所述存储器装置还包括：控制电路，其被配置成在所述存储器单元中所选择的一者的编程操作期间：向与所选择的存储器单元电连接的位线施加正电压；向与所选择的存储器单元配对的存储器单元电连接的所述位线施加电流；向与所选择的存储器单元的所述擦除栅电连接的所述擦除栅线施加正电压；向与所选择的存储器单元的所述控制栅电连接的所述控制栅线施加正电压；以及向与所选择的存储器单元配对的所述存储器单元的所述控制栅电连接的所述控制栅线施加正电压。13.根据权利要求12所述的存储器装置，其中，所述控制电路被进一步配置成：向与不包含所选择的存储器单元并且共享位线的存储器单元对电连接的所述位线和与所选择的存储器单元电连接的所述控制栅线施加正电压。14.根据权利要求12所述的存储器装置，其中，所述控制电路被进一步配置成：向与不包含所选择的存储器单元并且不共享位线的存储器单元对电连接的所述位线和与所选择的存储器单元电连接的控制栅线施加正或零电压；以及向与不包含所选择的存储器单元的存储器单元对的所述控制栅电连接的所述控制栅线施加零电压。15.根据权利要求9所述的存储器装置，所述存储器装置还包括：多条位线，其均与所述有源区中的每一者中的所述第一区中的一个和所述第二区中的一个电连接，其中，所述位线中的每条相对于所述第一方向对角地取向。16.根据权利要求9所述的存储器装置，所述存储器装置还包括：多条位线，其均与所述有源区中的每一者中的所述第一区中的一个和所述第二区中的一个电连接，其中，所述位线中的每条包括：第一片段，其均沿着所述有源区中的一个延伸，以及第二片段，其均跨所述隔离区中的一个从所述第一片段中的一个横贯到所述第一片段中的另一个。17.根据权利要求15所述的存储器装置，所述存储器装置还包括：控制电路，其被配置成在所述存储器单元中所选择的一者的读取操作期间：向与所选择的存储器单元电连接的位线施加正电压；向与所选择的存储器单元的所述擦除栅电连接的所述擦除栅线施加正电压；向与所选择的存储器单元的所述控制栅电连接的所述控制栅线施加正电压；向与所选择的存储器单元配对的存储器单元的所述控制栅电连接的所述控制栅线施加正电压；向与不包含所选择的存储器单元的存储器单元对的所述控制栅电连接的所述控制栅线施加零电压；以及向与不包含所选择的存储器单元的所述存储器单元对电连接的位线施加零电压。18.根据权利要求15所述的存储器装置，所述存储器装置还包括：控制电路，其被配置成在所述存储器单元中所选择的一者的编程操作期间：向与所选择的存储器单元电连接的位线施加正电压；向与所选择的存储器单元配对的存储器单元电连接的所述位线施加电流；向与所选择的存储器单元的所述擦除栅电连接的所述擦除栅线施加正电压；向与所选择的存储器单元的所述控制栅电连接的所述控制栅线施加正电压；以及向与所选择的存储器单元配对的所述存储器单元的所述控制栅电连接的所述控制栅线施加正电压。19.根据权利要求18所述的存储器装置，其中，所述控制电路被进一步配置成：向与不包含所选择的存储器单元并且共享位线的存储器单元对电连接的所述位线和与所选择的存储器单元电连接的控制栅线施加正电压；以及向与不包含所选择的存储器单元并且不共享位线的存储器单元对电连接的所述位线和与所选择的存储器单元电连接的控制栅线施加正或零电压。20.根据权利要求18所述的存储器装置，其中，所述控制电路被进一步配置成：向与不包含所选择的存储器单元的存储器单元对的所述控制栅电连接的所述控制栅线施加零电压。21.根据权利要求9所述的存储器装置，其中，所述有源区中的每一者还包括：第一位线，其沿所述第一方向延伸并且电连接到所述有源区中的所述第一区和所述第二区中的一些；以及第二位线，其沿所述第一方向延伸并且电连接到所述有源区中的所述第一区和所述第二区中的另一个。22.根据权利要求21所述的存储器装置，所述存储器装置还包括：控制电路，其被配置成在所述存储器单元中所选择的一者的读取操作期间：向与所选择的存储器单元电连接的位线施加正电压；向与所选择的存储器单元配对的所述存储器单元电连接的位线施加正电压；向与所选择的存储器单元的所述擦除栅电连接的所述擦除栅线施加正电压；向与所选择的存储器单元的所述控制栅电连接的所述控制栅线施加正电压；向与所选择的存储器单元配对的存储器单元的所述控制栅电连接的所述控制栅线施加正电压；向与不包含所选择的存储器单元的存储器单元对的所述控制栅电连接的所述控制...

【专利技术属性】
技术研发人员：HV陈，HQ阮，N杜，
申请(专利权)人：硅存储技术公司，
类型：发明
国别省市：美国,US