用于实现ART沟槽中的Ⅲ‑Ⅴ GAA的INGAAS EPI结构及湿法蚀刻工艺制造技术

本发明专利技术的实施例包括纳米线和纳米带晶体管以及形成这样的晶体管的方法。根据实施例，用于形成微电子器件的方法可以包括在沟槽内形成多层叠置体，所述沟槽形成在浅沟槽隔离(STI)层中。多层叠置体可以至少包括沟道层、形成在所述沟道层下方的释放层、以及形成在所述沟道层下方的缓冲层。可以使所述STI层凹陷以使所述STI层的顶表面位于所述释放层的顶表面下方。暴露的释放层通过相对于所述沟道层选择性地蚀刻掉所述释放层而形成在所述沟道层下方。

【技术实现步骤摘要】
【国外来华专利技术】用于实现ART沟槽中的Ⅲ-ⅤGAA的INGAASEPI结构及湿法蚀刻工艺
实施例总体上涉及晶体管器件。更具体地，实施例涉及形成有纳米线或纳米带的晶体管器件。
技术介绍
对于过去的几十年，集成电路中特征的缩放已经成为不断增长的半导体产业背后的驱动力。缩小到越来越小的特征实现了在半导体芯片的有限基板面上的功能单元的密度的增大。例如，缩小的晶体管尺寸允许在芯片上并入增加数量的存储器器件，从而能够制造具有增加的容量的产品。然而，对越来越大的容量的驱动并非不存在问题。优化每个器件的性能的必要性变得越来越显著。在集成电路器件的制作中，多栅极晶体管(例如，三栅极晶体管)随着器件尺寸不断缩小而变得更加普遍。在常规过程中，通常在体硅衬底或绝缘体上硅衬底上制作三栅极晶体管。在一些实例中，体硅衬底由于其较低的成本并且因为它们实现了较不复杂的三栅极制造过程而是优选的。在其它实例中，绝缘体上硅衬底由于三栅晶体管的改进的短沟道性能而是优选的。在集成电路器件的制造中，进一步缩小可以产生对甚至更加先进的晶体管技术(例如栅极全包围晶体管)的需求。许多不同的技术已经尝试制作这种三维隔离沟道器件。然而，诸如减少沟道中的晶格缺陷的密度之类的问题是显著问题。如此，在纳米线沟道栅极全包围制造
中需要改进。附图说明图1示出了根据实施例的包括形成在衬底上的多个高高宽比鳍状物的器件的透视图。图2示出了根据实施例的在浅沟槽隔离(STI)层形成在每个鳍状物之间之后的器件的透视图。图3示出了根据实施例的在高高宽比鳍状物凹陷以形成多个高宽比捕获(ART)沟槽之后的器件的透视图。图4示出了根据实施例的在多层叠置体形成在ART沟槽中之后的器件的透视图。图5示出了根据实施例的在STI层凹陷以暴露多层叠置体内的释放层之后的器件的透视图。图6示出了根据实施例的在牺牲栅极电极和侧壁间隔体形成在多层叠置体中的每个叠置体之上后的器件的透视图。图7示出了根据实施例的在多层叠置体的部分凹陷以形成替换源极/漏极(S/D)沟槽之后的器件的透视图。图8示出了在替换S/D区形成在S/D沟槽中之后的器件的透视图。图9示出了根据实施例的在层间电介质(ILD)形成在暴露表面之上后的器件的透视图。图10示出了根据实施例的在去除牺牲栅极电极之后的器件的透视图。图11A示出了根据实施例的图10中所示的器件的沿着线A-A’的截面视图。图11B示出了根据实施例的在从多层叠置体去除释放层之后的器件的截面视图。图11C示出了根据实施例的在底部栅极隔离材料形成在侧壁间隔体之间的缓冲层的部分之上后的器件的截面视图。图11D示出了根据实施例的在将栅极电介质施加到纳米线沟道的暴露表面之后的器件的截面视图。图11E示出了根据实施例的在栅极电极形成在侧壁间隔体之间并围绕纳米线沟道之后的器件的截面视图。图12A-12D示出了根据实施例的用于形成器件的各种处理操作的截面视图，该器件包括在S/D区之间垂直对齐的多个纳米线沟道。图13示出了实施本专利技术的一个或多个实施例的内插件的截面图示。图14为根据本专利技术的实施例构建的计算设备的示意图。具体实施方式本文中所述的是包括具有纳米线或纳米带沟道的晶体管器件的系统以及形成这样的器件的方法。在以下描述中，将使用本领域技术人员通常使用的术语来描述说明性实施方式的各个方面，以向本领域其他技术人员传达其工作的实质。然而，对于本领域的技术人员而言将显而易见的是，可以仅利用所描述的方面中的一些来实践本专利技术。出于解释的目的，阐述了具体数字、材料和构造，以便于提供对说明性实施方式的透彻理解。然而，对于本领域的技术人员将显而易见的是，可以在没有具体细节的情况下实践本专利技术。在其它实例中，公知的特征被省略或简化，以免使说明性实施方式难以理解。将以最有助于理解本专利技术的方式依次将各个操作描述为多个分立操作，然而，不应将描述的次序解释为暗示这些操作必然依赖于次序。具体而言，这些操作不需要按照所表示的次序执行。现在参考图1，示出了具有多个鳍状物110的衬底100。根据实施例，衬底100可以是半导体衬底。在一个实施方式中，半导体衬底100可以是使用体硅或绝缘体上硅子结构形成的晶体衬底。在其它实施方式中，可以使用替代材料(其可以与硅组合或可以不组合)来形成半导体衬底100，该替代材料包括但不限于：锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓、砷化铟镓(例如，InxGa1-xAs，其中x在0和1之间)、锑化镓、或Ⅲ-Ⅴ族或Ⅳ族材料的其它组合。尽管这里描述了可以形成衬底100的材料的若干示例，但是可以用作可以在其上构建半导体器件的基底的任何材料落在本专利技术的范围内。根据实施例，鳍状物110可以与衬底100的材料相同。通过示例的方式，鳍状物110可以是高高宽比鳍状物。在实施例中，高高宽比鳍状物可以具有2：1或更大的高度-宽度比。附加的实施例可以包括鳍状物110，鳍状物110具有10：1或更大的高度-宽度比。在实施例中，鳍状物110的宽度W被选择为具有大体上等于纳米线沟道或纳米带沟道的期望宽度的宽度，该纳米线沟道或纳米带沟道将随后形成并在以下详细解释。通过示例的方式，宽度W可以小于10nm。根据另一个实施例，宽度W可以小于5nm。如所示的，示出了四个鳍状物110，然而，实施例并不限于这样的构造。例如，可以存在形成在衬底100上的单个鳍状物110。附加的实施例可以包括在衬底上形成多个鳍状物110。现在参考图2，浅沟槽隔离(STI)层106可以形成在衬底100的表面之上，位于鳍状物110之间。在实施例中，STI层是绝缘层。例如，STI层106可以是诸如氧化硅等的氧化物。根据附加的实施例，STI层106可以包括多种电介质材料。例如，第一电介质材料可以是共形材料，并且第二电介质材料可以是填充材料。实施例包括利用诸如化学气相沉积(CVD)工艺等的工艺来沉积氧化硅层。在实施例中，STI层106可以被沉积到大于鳍状物110的顶表面的高度,并且从而被平坦化以暴露鳍状物110的顶表面。例如，STI层106可以利用化学机械抛光(CMP)操作来被平坦化。现在参考图3，鳍状物110被凹陷以形成高宽比捕获(ART)沟槽112。根据实施例，鳍状物110不会在凹陷操作期间被完全去除。在这种实施例中，鳍状物的残余部分108可以保留在ART沟槽112的底部。本专利技术的实施例可以包括具有非平面顶表面的残余部分108。如所示的，根据特定实施例，残余部分的顶表面可以是槽口109。例如，通过在沿着期望的晶面选择性地蚀刻鳍状物110的凹陷操作期间所使用的蚀刻化学物质来形成槽口109。通过示例的方式，槽口109可以由利用公知的湿法蚀刻工艺进行选择性蚀刻的<111>晶面形成。根据附加的实施例，鳍状物110可以利用两种或更多种蚀刻工艺进行凹陷。通过示例的方式，第一蚀刻可以是干法蚀刻，并且第二蚀刻可以是形成槽口109的湿法蚀刻。现在参考图4，多层叠置体130形成在ART沟槽112中。多层叠置体130包括多个个体层。在所示实施例中，多层叠置体130包括三个不同的层。多层叠置体130的最底部的层是缓冲层132。缓冲层可以形成在鳍状物的残余部分108之上。释放层134可以形成在缓冲层132之上。沟道层136可以形成在释放层134之上。尽管在图4中示出了本文档来自技高网...

【技术保护点】
一种用于形成微电子器件的方法，包括：在沟槽内形成多层叠置体，所述沟槽形成在浅沟槽隔离(STI)层中，其中，所述多层叠置体至少包括沟道层、形成在所述沟道层下方的释放层、以及形成在所述沟道层下方的缓冲层；使所述STI层凹陷以使得所述STI层的顶表面位于所述释放层的顶表面下方；以及利用蚀刻工艺去除所述释放层，所述蚀刻工艺相对于所述沟道层选择性地去除所述释放层。

【技术特征摘要】
【国外来华专利技术】1.一种用于形成微电子器件的方法，包括：在沟槽内形成多层叠置体，所述沟槽形成在浅沟槽隔离(STI)层中，其中，所述多层叠置体至少包括沟道层、形成在所述沟道层下方的释放层、以及形成在所述沟道层下方的缓冲层；使所述STI层凹陷以使得所述STI层的顶表面位于所述释放层的顶表面下方；以及利用蚀刻工艺去除所述释放层，所述蚀刻工艺相对于所述沟道层选择性地去除所述释放层。2.根据权利要求1所述的方法，其中，所述STI层形成在衬底层之上，并且其中，所述多层叠置体外延生长在所述衬底层之上。3.根据权利要求2所述的方法，其中，所述缓冲层、所述释放层和所述沟道层均为Ⅲ-Ⅴ半导体材料，并且所述衬底层是硅层。4.根据权利要求3所述的方法，其中，所述缓冲层是GaAs、聚-GaAs、或InP，所述释放层为InP，并且所述沟道层是InGaAs。5.根据权利要求4所述的方法，其中，相对于所述沟道层选择性地去除所述释放层的所述蚀刻工艺是包括HCl和H2SO4的湿法蚀刻工艺。6.根据权利要求1所述的方法，其中，所述沟槽在被凹陷之前具有2：1或更大的高宽比。7.根据权利要求6所述的方法，其中，所述缓冲层占所述多层叠置体的厚度的至少四分之一。8.根据权利要求1所述的方法，其中，所述释放层具有3：2或更大的厚度与宽度比。9.根据权利要求1所述的方法，其中，所述沟道层是纳米线沟道层或纳米带沟道层。10.根据权利要求1所述的方法，还包括：在使所述STI层凹陷到所述沟道层下方以及所述释放层的顶表面下方之后，在所述多层叠置体和所述STI层的部分之上形成牺牲栅极电极；以及沿着所述牺牲栅极电极的侧壁形成侧壁间隔体。11.根据权利要求10所述的方法，还包括：去除所述多层叠置体的不被所述牺牲栅极电极覆盖的部分；以及形成替换源极/漏极(S/D)区，在所述替换源极/漏极(S/D)区处形成所述多层叠置体的所去除的部分。12.根据权利要求10所述的方法，还包括：在所述STI层和所述多层叠置体的不被所述牺牲栅极电极或所述侧壁间隔体覆盖的所述部分之上形成层间电介质(ILD)层。13.根据权利要求12所述的方法，还包括：在去除所述释放层之前去除所述牺牲栅极电极；在所述缓冲层的位于所述侧壁间隔体之间的暴露表面之上形成底部栅极隔离层；在所述沟道层的位于所述侧壁间隔体之间的所述暴露表面之上形成栅极电介质层；以及围绕所述沟道层的位于所述侧壁间隔体之间的所述部分形成栅极电极。14.根据权利要求1所述的方法，其中，所述多层叠置体还包括形成在所述沟道层的顶表面上方的第二释放层以及形成在所述第二释放层的顶表面上方的第二沟道层。15.根据权利要求14所述的方法，其中，相对于所述沟道层选择性地去除所述释放层的所述蚀刻工艺还相对于所述第二沟道层选择性地去除了所述第二释放层。16.一种半导体器件，包括：第一纳米线沟道，其具有第一端和与所述第一端相对的第二端，其中，所述第一纳米线的所述第一端和所述第二端机械地和电气地耦合到源极/漏极(S/D)区，并且其中，所述纳米线沟道形成在ST...

【专利技术属性】
技术研发人员：S·K·加德纳，W·拉赫马迪，M·V·梅茨，G·杜威，J·T·卡瓦列罗斯，C·S·莫哈帕特拉，A·S·默西，N·M·拉哈尔乌拉比，N·M·泽利克，T·加尼，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US