布局修正方法及系统技术方案

本发明专利技术的实施例提供了由至少一个处理器执行布局修正方法。布局修正方法包括：通过至少一个处理器分析电路单元布局的多个具体布局部分的分配，以从多个具体布局部分确定第一具体布局部分和第二具体布局部分；通过至少一个处理器确定第一具体布局部分和第二具体布局部分是否耦合至第一信号等级；以及当第一具体布局部分和第二具体布局部分耦合至第一信号等级时，通过至少一个处理器将第一具体布局部分和第二具体布局部分合并为第一合并的布局部分。

Layout correction method and system

Embodiments of the present invention provide a method for performing a layout correction by at least one processor. Including: layout correction method of allocation of a specific layout part of the layout of the circuit unit through the analysis of at least one processor, to determine the specific layout of the first part and the second part of the specific layout from a specific layout part; through at least one processor determines the first specific layout part and the second part is the specific layout coupled to the first signal level; and when the first specific layout part and the second part of the specific layout is coupled to the first signal level, by means of at least one processor will be the first specific layout part and the second part is the first merger with the specific layout layout part.

【技术实现步骤摘要】
布局修正方法及系统
本专利技术实施例总体涉及半导体领域，更具体地，涉及集成电路布局修正方法及系统。
技术介绍
随着特征尺寸的不断缩小和芯片功能的不断扩展，半导体芯片中的中间制程(MEOL)的临界间距也减小。为了制造这种小临界间距，制造期间需要大量的光掩模或更加简单的掩模。此外，当芯片中的电路单元的布局面积缩小时，电特性，诸如电路单元中的元件的电阻在制造之后很有可能偏离于期望的特性。面积缩小也导致电路单元在电迁移效应(EM,Electromigration,)免疫力方面性能劣化。
技术实现思路
根据本专利技术的一个方面，提供了一种由至少一个处理器执行的布局修正方法，所述布局修正方法包括：通过所述至少一个处理器分析电路单元布局的多个具体布局部分的分配，以从所述多个具体布局部分确定第一具体布局部分和第二具体布局部分；通过所述至少一个处理器确定所述第一具体布局部分和所述第二具体布局部分是否耦合至第一信号等级；以及当所述第一具体布局部分和所述第二具体布局部分耦合至所述第一信号等级时，通过所述至少一个处理器将所述第一具体布局部分和所述第二具体布局部分合并为第一合并的布局部分。根据本专利技术的另一方面，提供了一种电路单元布局，包括：多个具体布局部分；以及合并的布局部分，设置在所述电路单元布局的单元边界上，以用于电耦合所述多个具体布局部分中的第一具体布局部分和第二具体布局部分；其中，所述第一具体布局部分和所述第二具体布局部分耦合至相同的信号等级。根据本专利技术的又一方面，提供了一种储存程序指令的永久计算机可读储存介质，当由计算机执行所述程序指令时，使所述计算机执行布局修正方法，所述布局修正方法包括：通过至少一个处理器分析电路单元布局的多个具体布局部分的分配，以从所述多个具体布局部分确定第一具体布局部分和第二具体布局部分；通过所述至少一个处理器确定所述第一具体布局部分和所述第二具体布局部分是否耦合至第一信号等级；以及当所述第一具体布局部分和所述第二具体布局部分耦合至所述第一信号等级时，通过所述至少一个处理器将所述第一具体布局部分和所述第二具体布局部分合并为第一合并的布局部分。附图说明当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本专利技术的各个方面。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。图1是根据一些实施例的集成电路(IC)芯片的设计流程的流程图。图2是示出了根据一些实施例的布局修正方法的流程图。图3是根据一些实施例的集成电路的层上的电路单元的电路单元布局的示意图。图4是根据一些实施例的集成电路的层上的电路单元的修正的电路单元布局的示意图。图5是根据一些实施例的集成电路的层上的电路单元的修正的电路单元布局的示意图。图6是根据一些实施例的集成电路的层上的垂直电路单元的修正的电路单元布局的示意图。图7是根据一些实施例的布局修正系统的功能框图。图8是根据一些实施例的用于实施布局修正方法和布局修正系统的硬件系统的框图。具体实施方式以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的具体实例以简化本专利技术。当然，这些仅是实例并且不意欲限制本专利技术。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本专利技术在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。下文详细讨论本专利技术的实施例。然而，应该理解，本专利技术提供了许多可以在各种具体环境中实现的可应用的专利技术构思。所讨论的特定实施例仅仅是说明性的，且并不用于限制本专利技术的范围。而且，为便于描述，在此可以使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”、“左”、“右”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。应当理解，当将元件称为“连接至”或“耦接至”至另一元件时，它可以直接连接或耦接至其他元件，或者可以存在中间元件。图1是根据一些实施例的集成电路(IC)芯片的设计流程100的流程图。设计流程100使用一个或多个电子设计自动化(EDA)工具来进行设计流程100中的一个或多个操作。在IC设计阶段102中，由电路设计者提供IC芯片的高层级(high-level)设计。在一些实施例中，基于高层级设计，通过逻辑合成(logicsynthesis)来生成门级网表，并且将门级网表中的门极映射至标准单元库中的可用单元。本文使用的术语“网表”是指电路的基于图形的表示(诸如原理图)和/或基于文本的表示。在平面规划(floorplanning)阶段104中，门级网表被分割为功能块，并且创建用于IC芯片的设计布局中的功能块的平面布置图。在电源规划(powerplanning)阶段106中，对诸如VDD电源(如，供电电压)网和VSS电源(如，接地电压)网的电源网进行布线。电源网包括若干金属层。例如，每一金属层都包括水平或垂直延伸的电源线或导电轨。堆叠金属层，从而使得任何邻近的金属层都将具有例如在正交方向上延伸的电源线或导电轨。在放置阶段108中，将块中的逻辑门和寄存器的映射单元放置在设计布局中的特定位置。在寄生参数提取和分析阶段，对包括布线的设计布局进行分析以提取设计布局中的寄生参数并且由此生成物理网表。在物理验证和验收(signoff)阶段112中，对从设计布局生成的物理网表执行布局与原理图(LVS)验证，以确保设计布局与门级网表的对应。此外，例如，对设计布局执行设计规则检查(DRC)，以确保设计不具有对于制造的电问题和光刻问题。可以执行增量修正(incrementalfixing)以在下线(tape-out)之前实现IC芯片设计的最终验收。在制造IC的工艺中，多重图案化技术可以克服通过具有高图案密度的单掩模来对布局进行光刻的几何物理布局上的失真或偏差。通常来说，多重图案化技术包括相继使用多个不同的掩模以将它们的不同的特征图案化在衬底的层上的工艺，其中，多个不同的掩模具有形成在其上的不同的图案。因此，与单图案化技术相比，多重图案化技术可以产生多个期望的部件。然而，大量的掩模消耗会直接增加IC的成本。图2是示出了根据一些实施例的布局修正方法200的流程图。可以应用布局修正方法200以修正集成电路(IC)的设计布局，从而在IC的制造期间减少掩模消耗的量。尤其是，应用布局修正方法200以修正IC中的电路单元的多个具体布局部分的设计布局。具体布局部分可以是电路单元的通孔结构(之后称为“通孔”)。通孔可以是电路单元的接触通孔和/或栅极通孔。在一些实施例中，可以在图1中描述和示出的设计流程100的平面规划阶段104、电源规划阶段106和/或放置阶段108中执行布局修正方法200。参考图2，在操作202中，接收集成电路的设计布局。在操作204中，扩展和/或本文档来自技高网...

【技术保护点】
一种由至少一个处理器执行的布局修正方法，所述布局修正方法包括：通过所述至少一个处理器分析电路单元布局的多个具体布局部分的分配，以从所述多个具体布局部分确定第一具体布局部分和第二具体布局部分；通过所述至少一个处理器确定所述第一具体布局部分和所述第二具体布局部分是否耦合至第一信号等级；以及当所述第一具体布局部分和所述第二具体布局部分耦合至所述第一信号等级时，通过所述至少一个处理器将所述第一具体布局部分和所述第二具体布局部分合并为第一合并的布局部分。

【技术特征摘要】
2015.11.16 US 14/942,9271.一种由至少一个处理器执行的布局修正方法，所述布局修正方法包括：通过所述至少一个处理器分析电路单元布局的多个具体布局部分的分配，以从所述多个具体布局部分确定第一具体布局部分和第...

【专利技术属性】
技术研发人员：萧锦涛，赖志明，杨惠婷，赖瑞尧，陈志良，陈俊光，刘如淦，陈燕铭，杨超源，温宗尧，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71