闪存单元的制备方法技术

本发明专利技术涉及半导体器件的制备方法，公开了一种闪存单元的制备方法。在本申请的闪存单元的制备方法中，在将选择栅PMOS晶体管区域的逻辑栅与控制栅PMOS晶体管区域的逻辑栅隔开后，通过后续的高温工艺，将选择栅PMOS晶体管区域的逻辑栅中注入的P型杂质扩散到N型浮栅多晶硅层，以把N型浮栅变为P型浮栅，从而能够在55nm尺寸的闪存单元中成功制备表面沟道阈值较小的选择栅PMOS晶体管，以实现量产。此外，通过两次生长逻辑栅的工艺以及逻辑栅隔开的工艺可以使得在形成阈值较小的选择栅PMOS晶体管的表面沟道的同时不影响控制栅PMOS晶体管的浮栅掺杂。

Method for preparing flash memory unit

The invention relates to a method for preparing a semiconductor device, and discloses a method for preparing a flash memory unit. In this application the flash unit preparation method, in the choice to separate the logic gate gate PMOS transistor region logic gate and the control gate PMOS transistor region, through subsequent high-temperature process, will choose to type N floating gate polysilicon layer P type impurity diffusion into the logic gate gate PMOS transistor region. To put N into P type floating gate type floating gate, which can successfully select gate PMOS transistor by surface channel threshold and the smaller the size of the 55nm flash memory unit, to achieve mass production. In addition, separated by two growth process logic gate process and logic gate can make surface trench gate PMOS transistor formed in the choice of threshold of the smaller without affecting the floating gate doping control gate PMOS transistors.

【技术实现步骤摘要】
闪存单元的制备方法
本专利技术涉及半导体器件的制备方法，特别涉及闪存单元的制备方法。
技术介绍
嵌入式2T_pFlash闪存(Embedded2T_pFlashMemory)通常以IP(IntellectualProperty，知识产权)的形式被整合进系统级芯片，比如手机的SIM卡(SubscriberIdentityModulecard，简称“SIMcard”)芯片、智能银行卡芯片、MCU(MicroprogrammedControlUnit,微程序控制器)芯片等等。由于这一特性，故称为“嵌入式”，以区别于单独闪存(Stand-aloneFlashMemory)形成的产品。单个器件单元由两个P型金属氧化物半导体(MetalOxideSemiconductorField，简称“MOS”)晶体管(选择栅晶体管和控制栅晶体管)串联而成，故称为2T_pFlash。PMOS晶体管是现代超大规模集成电路的基本组成器件。PMOS有四个控制端，分别是栅极端(Gate)、漏端(Drain)、源端(Source)和衬底端(Bulk)。通过这四端的电位控制，可以实现晶体管的开启和关闭(对应电流的导通和截止)。选择栅晶体管(SelectGateTransistor)通常与控制栅晶体管串联，共同形成“2T闪存单元”。通过选择栅晶体管，可以选定或者取消选定固定地址的闪存单元进行操作。控制栅晶体管(ControlGateTransistor)即通常意义上存储“0/1”的单元。通过具体操作使得该晶体管呈现不同的电学特性(比如不同的阈值电压)，从而代表“0”或“1”。浮栅(FloatingGate)通常嵌入在控制栅晶体管的控制栅和硅衬底之间形成类似三明治结构。浮栅与控制栅之间通常采用氧化物－氮化物－氧化物(Oxide-Nitride-Oxide)绝缘薄膜隔离、浮栅与硅衬底之间通常采用氧化物(Oxide)绝缘薄膜隔离，浮栅本身通常是N型或者P型掺杂的多晶硅，可用来存储电荷从而改变控制栅晶体管的电学特性。嵌入式2TpMOS闪存阵列采用或非(NOR)型架构(如图1所示)，从而保证能够进行随机读取(RandomAccess)。图1中的BL(例如BL1-4)是BitLine的简称，通常称为“位线”，用来控制晶体管漏端的电位。WL(例如WL1-4)是WordLine的简称，通常称为“字线”，用来控制晶体管栅极端的电位。SL(例如SL1-2)是SourceLine的简称，通常称为“源线”，用来控制晶体管源端的电位。在NOR型电路架构下，可以通过BL/WL/SL的不同偏压设置，实现对任意一个闪存单元的读取。以图1中圆圈标记的内存单元为例，我们通过SG-1来打开选择栅PMOS晶体管，通过WL-1给控制栅PMOS晶体管一个合适的栅极电压，通过读取操作时BL-1和SL-1之间是否存在电流来判断“0”/“1”(此时BL-1和SL-1之间的压差为VCC，在55nm及以下的工艺，VCC通常在0.7～1.5V)。然而，随着嵌入式2TpMOS闪存节点的尺寸越来越小，现有的0.13μm工艺已不再适用。
技术实现思路
本专利技术的目的在于提供一种闪存单元的制备方法，能够在55nm尺寸的闪存单元中成功制备表面沟道阈值较小的选择栅PMOS晶体管，以实现量产。为解决上述技术问题，本专利技术的实施方式公开了一种闪存单元的制备方法，每个闪存单元包括一个选择栅PMOS晶体管和一个控制栅PMOS晶体管，制备方法包括以下步骤：提供一P型衬底并在P型衬底形成N型阱，N型阱包括多个闪存单元区域，每个闪存单元区域包括一个选择栅PMOS晶体管区域和一个控制栅PMOS晶体管区域；在闪存单元区域中依次形成选择栅PMOS晶体管和控制栅PMOS晶体管的沟道区域、栅氧化层、N型浮栅和绝缘层；刻蚀选择栅PMOS晶体管区域的部分或全部绝缘层，并在闪存单元区域的经刻蚀的绝缘层上形成逻辑栅；在闪存单元区域的逻辑栅中离子注入P型杂质，逻辑栅的掺杂浓度大于N型浮栅的掺杂浓度；通过刻蚀将选择栅PMOS晶体管区域的逻辑栅与控制栅PMOS晶体管区域的逻辑栅隔开；通过温度工艺使选择栅PMOS晶体管区域的逻辑栅中的P型杂质扩散到选择栅PMOS晶体管区域的N型浮栅，以使选择栅PMOS晶体管区域的N型浮栅变为P型浮栅；以及形成选择栅PMOS晶体管和控制栅PMOS晶体管的电极。本专利技术实施方式与现有技术相比，主要区别及其效果在于：在本申请的闪存单元的制备方法中，在将选择栅PMOS晶体管区域的逻辑栅与控制栅PMOS晶体管区域的逻辑栅隔开后，通过后续的高温工艺，将选择栅PMOS晶体管区域的逻辑栅中注入的P型杂质扩散到N型浮栅多晶硅层，以把N型浮栅变为P型浮栅，从而能够在55nm尺寸的闪存单元中成功制备表面沟道阈值较小的选择栅PMOS晶体管，以实现量产。进一步地，通过两次生长逻辑栅的工艺以及逻辑栅隔开的工艺可以使得在形成阈值较小的选择栅PMOS晶体管的表面沟道的同时不影响控制栅PMOS晶体管的浮栅掺杂，得到的闪存单元品质更高。进一步地，采用硼作为逻辑栅的P型杂质，更易于后续的高温扩散。进一步地，在控制栅PMOS晶体管的第一电极侧(就是不与选择栅PMOS晶体管连接的一侧)使用单侧壁，可以使源线有源区(SLAA)没有氧化物侧壁覆盖，这样可以形成源线有源区硅化物(0.13um2T_pFlash技术节点的源线有源区没有硅化物形成)，可以显著降低单个源线有源区的阻值(从0.13um2T_pFlash技术节点的约400ohm/SLcell降到55nm2T_pFlash技术节点的约30ohm/SLcell)，从而显著改善源线有源区电阻对读操作电压的损耗，有利于提高写操作后的读电流。进一步地，由于大幅降低了源线有源区的阻值，55nm2T_pFlash技术节点闪存阵列可以采用64BLs/SLstrap(0.13um2T_pFlash技术节点使用32BLs/SLstrap)，从而进一步节约了闪存阵列的面积(约节约3％面积)。附图说明图1是现有的一种闪存阵列的示意图；图2是现有的一种闪存单元的结构示意图；图3A－3D是现有的一种闪存单元的工艺步骤示意图；图4是本申请第一实施方式的一种闪存单元的制备方法的流程示意图；图5是本申请第一实施方式的一种闪存单元的制备方法中形成逻辑栅步骤的流程示意图；图6是本申请第二实施方式的一种闪存单元的制备方法中形成单侧壁的流程示意图；图7是本申请第二实施方式中一种闪存单元的结构示意图。具体实施方式在以下的叙述中，为了使读者更好地理解本申请而提出了许多技术细节。但是，本领域的普通技术人员可以理解，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请各权利要求所要求保护的技术方案。为使本专利技术的目的、技术方案和优点更加清楚，下面将结合附图对本专利技术的实施方式作进一步地详细描述。本申请涉及的嵌入式pMOS闪存阵列，采用2TpMOS单元结构。如图2所示，闪存单元由选择栅PMOS晶体管(SG-1控制其栅极电位)和控制栅PMOS晶体管(WL-1控制其栅极电位)串联形成。通常在0.13μm的2TpMOS单元结构中，选择栅PMOS晶体管主要工艺参数如下：“栅氧化层电学厚度8nm～11nm、沟道长度100nm～300nm”；控制栅本文档来自技高网...

【技术保护点】
一种闪存单元的制备方法，每个闪存单元包括一个选择栅PMOS晶体管和一个控制栅PMOS晶体管，其特征在于，所述制备方法包括以下步骤：提供一P型衬底并在所述P型衬底形成N型阱，所述N型阱包括多个闪存单元区域，每个闪存单元区域包括一个选择栅PMOS晶体管区域和一个控制栅PMOS晶体管区域；在所述闪存单元区域中依次形成所述选择栅PMOS晶体管和所述控制栅PMOS晶体管的沟道区域、栅氧化层、N型浮栅和绝缘层；刻蚀所述选择栅PMOS晶体管区域的部分或全部绝缘层，并在所述闪存单元区域的经刻蚀的绝缘层上形成逻辑栅；在所述闪存单元区域的逻辑栅中离子注入P型杂质，所述逻辑栅的掺杂浓度大于所述N型浮栅的掺杂浓度；通过刻蚀将所述选择栅PMOS晶体管区域的逻辑栅与所述控制栅PMOS晶体管区域的逻辑栅隔开；通过温度工艺使所述选择栅PMOS晶体管区域的逻辑栅中的P型杂质扩散到所述选择栅PMOS晶体管区域的N型浮栅，以使所述选择栅PMOS晶体管区域的N型浮栅变为P型浮栅；以及形成所述选择栅PMOS晶体管和所述控制栅PMOS晶体管的电极。

【技术特征摘要】
1.一种闪存单元的制备方法，每个闪存单元包括一个选择栅PMOS晶体管和一个控制栅PMOS晶体管，其特征在于，所述制备方法包括以下步骤：提供一P型衬底并在所述P型衬底形成N型阱，所述N型阱包括多个闪存单元区域，每个闪存单元区域包括一个选择栅PMOS晶体管区域和一个控制栅PMOS晶体管区域；在所述闪存单元区域中依次形成所述选择栅PMOS晶体管和所述控制栅PMOS晶体管的沟道区域、栅氧化层、N型浮栅和绝缘层；刻蚀所述选择栅PMOS晶体管区域的部分或全部绝缘层，并在所述闪存单元区域的经刻蚀的绝缘层上形成逻辑栅；在所述闪存单元区域的逻辑栅中离子注入P型杂质，所述逻辑栅的掺杂浓度大于所述N型浮栅的掺杂浓度；通过刻蚀将所述选择栅PMOS晶体管区域的逻辑栅与所述控制栅PMOS晶体管区域的逻辑栅隔开；通过温度工艺使所述选择栅PMOS晶体管区域的逻辑栅中的P型杂质扩散到所述选择栅PMOS晶体管区域的N型浮栅，以使所述选择栅PMOS晶体管区域的N型浮栅变为P型浮栅；以及形成所述选择栅PMOS晶体管和所述控制栅PMOS晶体管的电极。2.根据权利要求1所述的闪存单元的制备方法，其特征在于，“刻蚀所述选择栅PMOS晶体管区域的部分或全部绝缘层，并在所述闪存单元区域的经刻蚀的绝缘层上形成逻辑栅”的步骤中包括以下子步骤：在所述闪存单元区域的绝缘层上形成第一厚度的逻辑栅；刻蚀所述选择栅PMOS晶体管区域的第一厚度的逻辑栅和部分或全部绝缘层；以及在所述选择栅PMOS晶体管区域的经刻蚀的绝缘层上或N型浮栅上形成第二厚度的逻辑栅，所述第二厚度大于所述第一厚度。3.根据权利要求1所述的闪存单元的制备方法，其特征在于，“在所述闪存单元区域的逻辑栅中离子注入P型杂质”的步骤中，所述P型杂质是硼。4.根据权利要求1所述的闪存单元的制备方法，其特征在于，“在所述闪存单元区域的逻辑栅中离子注...

【专利技术属性】
技术研发人员：沈安星，林志光，
申请(专利权)人：芯成半导体上海有限公司，
类型：发明
国别省市：上海,31