半导体器件及其制备方法技术

本发明专利技术揭示了一种半导体器件及其制备方法，包括；提供一目标层，所述目标层具有多个第一区域以及第二区域；在所述目标层上形成多个第一图案，所述第一图案位于所述第一区域上；在所述第一图案上形成一第一调整层，所述第一调整层覆盖所述第一图案的顶壁、侧壁以及所述目标层的第二区域，并在所述第二区域形成一凹槽；在所述凹槽内填充一第二调整层；去除所述第一图案的侧壁上的第一调整层，所述第二调整层以及位于所述第二调整层下方的第一调整层形成第二图案；同时将所述第一图案和第二图案转移到所述目标层，所述目标层会形成目标图案以及目标空隙，所述目标空隙的特征尺寸小于所述第一图案之间的距离，有利于实现小尺寸空隙的制备。

【技术实现步骤摘要】
半导体器件及其制备方法
本专利技术涉及半导体制造
，特别是涉及一种半导体器件及其制备方法。
技术介绍
随着半导体技术的不断进步，半导体器件的工艺节点正不断减小。然而，由于受到现有的光刻工艺精度的限制，以现有的光刻工艺形成的掩膜图形难以满足半导体器件持续减小特征尺寸(CriticalDimension，简称CD)的需求，特别当特征尺寸减小到30nm以下时，现有的光刻工艺无法制备精细的图案，遏制了半导体技术的发展。
技术实现思路
本专利技术的目的在于，提供一种半导体器件的制备方法，可以精确地制备小特征尺寸的图案。为解决上述技术问题，本专利技术提供一种半导体器件的制备方法，包括：提供一目标层，所述目标层具有多个第一区域以及第二区域，所述第一区域和第二区域依次间隔排列；在所述目标层上形成多个第一图案，所述第一图案位于所述第一区域上；在所述第一图案上形成一第一调整层，所述第一调整层覆盖所述第一图案的顶壁、侧壁以及所述目标层的第二区域，并在所述第二区域形成一凹槽；在所述凹槽内填充一第二调整层；去除所述第一图案的侧壁上的第一调整层，所述第二调整层以及位于所述第二调整层下方的第一调整层形成第二图案；以及同时将所述第一图案和第二图案转移到所述目标层。进一步的，在所述半导体器件的制备方法中，在去除所述第一图案层的侧壁上的第一调整层的步骤和在同时将所述第一图案和第二图案转移到所述目标层的步骤之间，还包括：在所述第一图案和第二图案上形成一第三图案；以及去除所述第三图案暴露出的所述第一图案和第二图案。进一步的，在所述半导体器件的制备方法中，所述第一图案为在第一方向延伸的条形结构，所述第二图案为在所述第一方向延伸的条形结构，所述第一图案和所述第二图案在第二方向依次间隔排列，所述第一方向和第二方向具有一锐角夹角，所述第三图案为在第二方向延伸的条形结构；或，所述第三图案包括多行排列的孔，所述孔在所述第一方向排列成多排，每排所述孔在所述第二方向依次排列，其中，奇数排的所述孔分别暴露出每个所述第一图案的部分上表面，偶数排的所述孔分别暴露出每个所述第二图案的部分上表面。进一步的，在所述半导体器件的制备方法中，所述第一调整层的厚度小于所述第一图案的厚度。进一步的，在所述半导体器件的制备方法中，所述第一调整层的厚度为5nm～30nm。进一步的，在所述半导体器件的制备方法中，所述目标层和所述第一图案之间形成有一掩膜层。进一步的，在所述半导体器件的制备方法中，所述第一图案为在第一方向延伸的条形结构，所述第二图案为在所述第一方向延伸的条形结构，所述第一图案和所述第二图案在第二方向依次间隔排列，所述第一方向和第二方向具有一锐角夹角。进一步的，在所述半导体器件的制备方法中，所述锐角夹角的角度为5°～85°。根据本专利技术的另一面，还提供一种半导体器件，包括：一目标层，所述目标层具有多个第一区域以及第二区域，所述第一区域和第二区域依次间隔排列；以及在所述目标层上形成有多个第一图案和多个第二图案，一个所述第一图案位于一个所述第一区域上，所述第一图案和第二图案依次间隔排列，相邻的所述第一图案和第二图案之间形成有空隙。进一步的，在所述半导体器件中，所述半导体结构器件还包括：在所述第一图案和第二图案上形成有一第三图案，所述第三图案暴露出至少部分所述第一图案和第二图案，所述第三图案为在第二方向延伸的条形结构。进一步的，在所述半导体器件中，所述半导体结构器件还包括：在所述第一图案和第二图案上形成有一第三图案，所述第三图案暴露出至少部分所述第一图案和第二图案，所述第三图案包括多行排列的孔，所述孔在所述第一方向排列成多排，每排所述孔在所述第二方向依次排列，其中，奇数排的所述孔分别暴露出每个所述第一图案的部分上表面，偶数排的所述孔分别暴露出每个所述第二图案的部分上表面。与现有技术相比，本专利技术提供的半导体器件及其制备方法具有以下优点：在本专利技术提供的半导体器件及其制备方法中，在所述目标层上形成多个第一图案，当在所述第一图案上形成一第一调整层时，所述第一调整层在所述第二区域形成一凹槽，在所述凹槽内填充一第二调整层，所述第二调整层会遮挡所述底部的第一调整层，在去除所述第一图案的侧壁上的第一调整层后，在所述第一图案和第二图案之间形成空隙，所述空隙的宽度小于所述第一图案之间的距离(即所述第二区域的特征尺寸)，将所述第一图案和第二图案转移到所述目标层后，所述目标层会形成目标图案以及目标空隙，所述目标空隙的特征尺寸小于所述第一图案之间的距离(即所述第二区域的特征尺寸)，有利于实现小尺寸空隙的制备。附图说明图1为本专利技术一实施例的半导体器件的制备方法的流程图；图2为本专利技术一实施例的目标层的俯视图；图3为图2沿AA’线的剖面示意图；图4为图2沿BB’线的剖面示意图；图5为本专利技术一实施例中在目标层上制备第一图案层后沿AA’线的剖面示意图；图6为本专利技术一实施例中在目标层上制备第一图案层后沿BB’线的剖面示意图；图7为本专利技术一实施例中将第一图案层图形化为第一图案后沿AA’线的剖面示意图；图8为本专利技术一实施例中将第一图案层图形化为第一图案后沿BB’线的剖面示意图；图9为本专利技术一实施例中制备第一调整层和第二调整层后沿AA’线的剖面示意图；图10为本专利技术一实施例中制备第一调整层和第二调整层后沿BB’线的剖面示意图；图11为本专利技术一实施例中在凹槽中形成第二调整层后沿AA’线的剖面示意图；图12为本专利技术一实施例中在凹槽中形成第二调整层后沿BB’线的剖面示意图；图13为本专利技术一实施例中去除第一图案侧壁的第一调整层后的器件结构俯视图；图14为图13沿AA’线的剖面示意图；图15为图13沿BB’线的剖面示意图；图16为本专利技术一实施例中形成第三图案层后的器件结构俯视图；图17为图16沿AA’线的剖面示意图；图18为图16沿BB’线的剖面示意图；图19为本专利技术一实施例中第三图案层图形化为第三图案后的器件结构俯视图；图20为图19沿AA’线的剖面示意图；图21为图19沿BB’线的剖面示意图；图22为本专利技术一实施例中去除第三图案暴露出的第一图案和第二图案后的器件结构俯视图；图23为图22沿AA’线的剖面示意图；图24为图22沿BB’线的剖面示意图；图25为图22沿CC’线的剖面示意图；图26为本专利技术一实施例中将第一图案和第二图案转移到目标层后的器件结构俯视图；图27为图26沿AA’线的剖面示意图；图28为图26沿BB’线的剖面示意图；图29为本专利技术一实施例中填充隔离材料后的器件结构俯视图；图30为图29沿AA’线的剖面示意图；图31为图29沿BB’线的剖面示意图；图32为本专利技术一实施例中半导体器件的俯视图；图33为图32沿AA’线的剖面示意图；图34为图32沿BB’线的剖面示意图；图35为本专利技术另一实施例中半导体器件的俯视图；图36为图35沿DD’线的剖面示意图；图37为图35沿EE’线的剖面示意图；图38为本专利技术另一实施例中去除第三图案暴露出的第一图案和第二图案后的器件结构俯视图；图39为图38沿DD’线的剖面示意图；图40为图38沿EE’线的剖面示意图；图41为本专利技术另一实施例中将第一图案和第二图案转移到目标层后的器件结构俯视图；图42为图41沿DD’线的剖面示意图；图43为图41沿EE’线的剖面示意图；图44为本专利技术本文档来自技高网...

【技术保护点】
一种半导体器件的制备方法，其特征在于，包括：提供一目标层，所述目标层具有多个第一区域以及第二区域，所述第一区域和第二区域依次间隔排列；在所述目标层上形成多个第一图案，所述第一图案位于所述第一区域上；在所述第一图案上形成一第一调整层，所述第一调整层覆盖所述第一图案的顶壁、侧壁以及所述目标层的第二区域，并在所述第二区域形成一凹槽；在所述凹槽内填充一第二调整层；去除所述第一图案的侧壁上的第一调整层，所述第二调整层以及位于所述第二调整层下方的第一调整层形成第二图案；以及同时将所述第一图案和第二图案转移到所述目标层。

【技术特征摘要】
1.一种半导体器件的制备方法，其特征在于，包括：提供一目标层，所述目标层具有多个第一区域以及第二区域，所述第一区域和第二区域依次间隔排列；在所述目标层上形成多个第一图案，所述第一图案位于所述第一区域上；在所述第一图案上形成一第一调整层，所述第一调整层覆盖所述第一图案的顶壁、侧壁以及所述目标层的第二区域，并在所述第二区域形成一凹槽；在所述凹槽内填充一第二调整层；去除所述第一图案的侧壁上的第一调整层，所述第二调整层以及位于所述第二调整层下方的第一调整层形成第二图案；以及同时将所述第一图案和第二图案转移到所述目标层。2.如权利要求1所述的半导体器件的制备方法，其特征在于，在去除所述第一图案层的侧壁上的第一调整层的步骤和在同时将所述第一图案和第二图案转移到所述目标层的步骤之间，还包括：在所述第一图案和第二图案上形成一第三图案；以及去除所述第三图案暴露出的所述第一图案和第二图案。3.如权利要求2所述的半导体器件的制备方法，其特征在于，所述第一图案为在第一方向延伸的条形结构，所述第二图案为在所述第一方向延伸的条形结构，所述第一图案和所述第二图案在第二方向依次间隔排列，所述第一方向和第二方向具有一锐角夹角，所述第三图案为在第二方向延伸的条形结构；或，所述第三图案包括多行排列的孔，所述孔在所述第一方向排列成多排，每排所述孔在所述第二方向依次排列，其中，奇数排的所述孔分别暴露出每个所述第一图案的部分上表面，偶数排的所述孔分别暴露出每个所述第二图案的部分上表面。4.如权利要求1所述的半导体器件的制备方法，其特征在于，所述第一调整层的厚度小于所述第一图案的厚度。5.如权利要求4所述的半导体器...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：合肥智聚集成电路有限公司，
类型：发明
国别省市：安徽,34