延迟电路制造技术

本发明专利技术提供一种具有不对称延迟时间的延迟电路，其可对输入信号的不同转态提供不同长度的延迟时间。其中，延迟电路包含有多个延迟模块。每一延迟模块又分别包含有多个延迟单元以及至少一逻辑门。当输入信号发生上升转态时，本发明专利技术的延迟电路可提供一较长的延迟时间，而当输入信号发生下降转态时，本发明专利技术的延迟电路可提供一较短的延迟时间。

【技术实现步骤摘要】
延迟电路
本专利技术有关于数字电路领域，特指一种具有不对称延迟时间的延迟电路。
技术介绍
在数字电路的领域中，同步的控制甚为重要。一般来说，多数的数字电路往往由致能信号所控制，比方说在进行存储器的存取操作时，除了需要将欲存取的存储器地址传送至存储器控制电路外，也需要透过控制逻辑来产生一个致能信号，命令存储器控制电路开始对该存储器地址进行数据存取。一般来说，控制逻辑拉起致能信号时，存储器控制电路会被启动，进行存取操作；而当致能信号被降下时，存储器控制电路会结束存取操作，并等控制逻辑再次拉起致能信号，进行下一次的存取操作。控制逻辑或存储器的运作往往需要等待时间来等到其内部的电路元件处于稳态时，才能开始进行下一次的存取操作，避免电路误动作。为了达到这个目的，已知技术中采用如图1所示的延迟电路100来延迟启动装置110的致能信号IN。因此，实际上装置100的启动时机将会由延迟致能信号IN_D所决定。请再参考图2，相较于致能信号IN，延迟致能信号IN_D由低逻辑电平被拉起至高逻辑电平大约延迟了延迟时间T1，这样的延迟时间是由延迟单元101~106所造成的。上述的延迟电路100虽可确保装置100在其内部电路达到稳态后，才进行下一次的操作，但其缺点在于浪费过多的等待时间。这是因为延迟电路100的设计导致致能信号不论是在被拉起或者是降下的过程都会受到相同的延迟。但事实上，在大部分的应用中，仅有当致能信号IN在上升转态(由低逻辑电平转换至高逻辑电平)时，才需要等待装置100的内部电路达到稳态，当结束装置100的操作时，可以不需要等待装置100的内部元件达到稳态。因此，致能信号IN在下降转态(由高逻辑电平转换至低逻辑电平)时的延迟并不是必须的。然而，由图2可知，图1所示的延迟电路100，在当致能信号IN由高逻辑电平转换至低逻辑电平时，仍以延迟时间T1将致能信号IN延迟。如此一来，将会使装置100在连续操作之间的延迟过高，导致其运作效能低落。
技术实现思路
有鉴于此，本专利技术提供一种具有不对称的延迟时间的延迟电路。本专利技术的延迟电路可在输入信号发生上升转态时以及下降转态时，分别提供不同的延迟效果。本专利技术的实施例提供一种延迟电路，其用以接收一输入信号来产生一延迟输出信号。该延迟电路包含：多个延迟模块，其中该些延迟模块为串接。并且，每一延迟模块又包含：多个延迟单元以及一逻辑门。该多个延迟单元依据一输入来产生一输出。该逻辑门耦接于该些延迟单元，并用以依据该些延迟单元的该输出与该输入信号来产生一逻辑输出信号。其中该延迟输出信号基于该逻辑输出信号所产生。当该输入信号由一第一状态切换至一第二状态时，该延迟输出信号相较于该输入信号具有一第一延迟时间，以及当该输入信号由该第二状态切换至该第一状态时，该延迟输出信号相较于该输入信号具有一第二延迟时间，而该第一延迟时间与该第二延迟时间具有不同长度。透过以上实施例，当欲启动受控于该输入信号的特定装置，而令该输入信号发生上升转态发生时，本专利技术的延迟电路可提供较长的延迟时间，使得该特定装置有较长的时间可等候该特定装置的内部电路元件达到稳态。而当欲结束该特定装置的操作时，本专利技术延迟电路又可提供较短的延迟时间给该输入信号，使得下降转态可以立刻传送至该特定装置，尽快关闭该特定装置。附图说明图1为已知延迟电路的架构图。图2为基于图1所示的延迟电路所产生的延迟信号与其输入信号的时序比较图。图3为本专利技术延迟模块的一实施例的架构图。图4为图3所示的延迟模块中各点信号的时序图。图5为本专利技术延迟模块的一实施例的架构图。图6为图5所示的延迟模块中各点信号的时序图。图7为本专利技术延迟电路的一实施例的的架构图。图8为本专利技术延迟电路的一应用例的的电路架构图。主要元件符号说明100、40、500延迟电路110、520装置101~106、212、214、311~314、411~412、421~422、431~432延迟单元200、300、400_1~400_3、500_1~500_N延迟模块216、315、413、423、433逻辑单元400_A1~400_A3、400_B1~400_B3信号路径510控制逻辑M1~M3晶体管512、514反相器具体实施方式为了解决已知技术的问题，本专利技术利用多个小型的延迟模块，取代由大量延迟单元所组成的传统延迟电路。以下将先说明本专利技术延迟模块如何达成不对称的延迟时间。参考图3与图4，分别为本专利技术延迟模块的一实施例的架构图以及延迟模块中各点的信号时序图。在时间点T1时，延迟模块200的输入信号S_IN发生上升转态。由于在时间点T1之前，输入信号S_IN处于低逻辑电平，因此，延迟电路200中的与门216产生的输出信号S_IN_DELAY处于低逻辑电平。当S_IN在时间点T1处于上升转态，由于延迟单元212本身的延迟效果，因此将会等到时间点T2时，延迟单元212的输出信号S_A才由高逻辑电平转换至低逻辑电平。同理，延迟单元214的输出信号S_B会因为延迟单元214本身的延迟效果，在时间点T3才发生信号转态。由于与门216两端的输入此时皆为高逻辑电平，因此与门216的输出信号S_IN_DELAY会由初始的低逻辑电平转换至高逻辑电平，反映出输入信号S_IN的上升转态。由于与门216本身也有延迟效果，故与门216的输出信号S_IN_DELAY的上升转态会发生在晚于时间点T3的时间点T4。由上可知，当输入信号S_IN为上升转态，延迟模块200所造成的延迟时间为(T4-T1)，即为延迟单元212、214以及与门216所造成的延迟量D1、D2与D3(其以时间为单位)的总和。然而，当输入信号S_IN发生下降转态时，延迟模块200将会提供完全不同的延迟效果。请再参考图3与图4，在时间点T5，输入信号S_IN发生下降转态。在时间点T5之前，与门216两输入端的输入皆为高逻辑电平。因此，其所产生的输出信号S_IN_DELAY将会处于高逻辑电平。在时间点T5，由于与门216的一输入端，接收输入信号S_IN的下降转态，故与门216的输出端将立即由高逻辑电平转换至低逻辑电平。考虑到与门216本身所造成的延迟量，因此，与门216的输出信号S_IN_DELAY在时间点T5之后的时间点T6，才会产生下降转态。由此可知，当输入信号S_IN发生下降转态时，延迟模块200所造成的延迟时间为(T6-T5)，也就是与门216本身所造成的延迟量D3。所以，透过本专利技术的延迟模块，将可产生不同的上升延迟与下降延迟。相较具有相同上升延迟与下降延迟的已知延迟电路100，本专利技术的延迟模块大幅的降低了下降延迟。以已知的延迟电路100为例，其上升延迟与下降延迟皆由6个延迟单元101~106的延迟量所造成，为6*D。然而，若是将已知延迟电路100以2个3图所示的延迟模块200来实现，则会产生6*D的上升延迟(在此假设D1=D2=D3=D，且均以时间为单位)；但就下降延迟来说，基于本专利技术延迟模块所实现的延迟电路，仅有D的延迟量，而这样的效果仅是已知延迟电路100的1/6。因此，倘若以本专利技术的延迟模块来实现延迟电路，将可大幅提升电路的操作速度。除了以上的实施方式以外，本专利技术的延迟模块亦可透过其他的方式来实现。请参考图4与图5，其分别为本专利技术延迟模块的另一实施例的架本文档来自技高网...

【技术保护点】
一种内存系统，包含：一储存装置，包含：一输入端；一第一输出端；以及一第二输出端；一致能信号产生器，耦接于该储存装置，用以产生一致能信号给该输入端；以及一延迟电路，耦接于该致能信号产生器，用以从该第一输出端接收一输入信号来产生一延迟输出信号，并输出至该致能信号产生器，其中该第一输出端提供一下降信号表示第一状态，通知该致能信号产生器关于该储存装置上的数据存取操作已完成，该第一输出端提供一上升信号表示第二状态，通知该致能信号产生器关于储存装置上的数据存取操作未完成；该延迟电路包含：多个延迟模块(400_1；400_2；400_3)，该些延迟模块为串接，其中第一延迟模块(400_1)接收该储存装置第一输出端的输入信号，每个延迟模块的输出端耦接于下一个延迟模拟的一输入端，且每个延迟模块的另一输入端接收该储存装置第一输出端的输入信号，最后一个延迟单元产生该延迟输出信号，其中：多个延迟模块中的第一延迟模块(400_1)包含：多个串接的第一延迟模块的延迟单元(411；412)，其中第一个延迟单元(411)接收该储存装置第一输出端的输入信号，最后一个延迟单元(412)产生一输出；以及至少一逻辑门(413)，耦接于该些延迟单元(411；412)，用以依据该些延迟单元的该输出与该输入信号来产生一逻辑输出信号，其中该延迟输出信号基于该逻辑输出信号所产生；多个延迟模块中的其它延迟模块(400_1；400_2)包含：多个串接的延迟单元(421；422或431；432)，其中第一个延迟单元(421或431)接收前的延迟模块的输出，最后一个延迟单元(422或432)产生一输出；以及至少一逻辑门(423或433)，耦接于该些延迟单元(421；422或431；432)，用以依据该些延迟单元的该输出与该输入信号来产生一逻辑输出信号，其中该延迟输出信号基于该逻辑输出信号所产生；其中，当该输入信号由一第一状态切换至一第二状态时，该延迟输出信号相较于该输入信号具有一第一延迟时间，以及当该输入信号由该第二状态切换至该第一状态时，该延迟输出信号相较于该输入信号具有一第二延迟时间，而该第一延迟时间大于该第二延迟时间。...

【技术特征摘要】
1.一种内存系统，包含：一储存装置，包含：一输入端；一第一输出端；以及一第二输出端；一致能信号产生器，耦接于该储存装置，用以产生一致能信号给该输入端；以及一延迟电路，耦接于该致能信号产生器，用以从该第一输出端接收一输入信号来产生一延迟输出信号，并输出至该致能信号产生器，其中该第一输出端提供一下降信号表示第一状态，通知该致能信号产生器关于该储存装置上的数据存取操作已完成，该第一输出端提供一上升信号表示第二状态，通知该致能信号产生器关于储存装置上的数据存取操作未完成；该延迟电路包含：多个延迟模块(400_1；400_2；400_3)，该些延迟模块为串接，其中第一延迟模块(400_1)接收该储存装置第一输出端的输入信号，每个延迟模块的输出端耦接于下一个延迟模拟的一输入端，且每个延迟模块的另一输入端接收该储存装置第一输出端的输入信号，最后一个延迟单元产生该延迟输出信号，其中：多个延迟模块中的第一延迟模块(400_1)包含：多个串接的第一延迟模块的延迟单元(411；412)，其中第一个延迟单元(411)接收该储存装置第一输出端的输入信号，最后一个延迟单元(412)产生一输出；以及至少一逻辑门(413)，耦接于该些延迟单元(411；412)，用以依据该些延迟单元的该输出与该输入信号来产生一逻辑输出信号，其中该延迟输出信号基于该逻辑输出信号所产生；多个延迟模块中的其它延迟模块(400_1；400_2)包含：多个串接的延迟单元(421；422或431；432)，其中第一个延迟单元(421或431)接收前的延迟模块的输出，最后一个延迟单元(422或432)产生一输出；以及至少一逻辑门(423或433)，耦接于该些延迟单元(421；422或431；432)，用以依据该些延迟单元的该输出与该输入信号来产生一逻辑输出信号，其中该延迟输出信号基于该逻辑输出信号所产生；其中，当该输入信号由一第一状态切换至一第二状态时，该延迟输出信号相较于该输入信号具有一...

【专利技术属性】
技术研发人员：蔡惠民，叶育民，
申请(专利权)人：晨星软件研发深圳有限公司，晨星半导体股份有限公司，
类型：发明
国别省市：广东,44