一种多片基于JESD204B协议ADC的同步方法技术

本发明专利技术公开了一种多片基于JESD204B协议ADC的同步方法，通过对SYSREF(系统参考)信号的调整，其首先保证SYSREF信号与ADC的采样时钟DCLK_

【技术实现步骤摘要】
一种多片基于JESD204B协议ADC的同步方法
本专利技术属于信号采样
，更为具体地讲，涉及一种多片基于JESD204B协议ADC的同步方法。
技术介绍
JESD204B串行传输协议(简称JESD204B协议)是在ADC传输中重要的接口标准，它相比传统的并行LVDS接口标准，具有速度快、占用IO引脚少等优点，正逐渐被各大ADC厂所青睐。JESD204B协议的发送端即ADC和接收端分为传输层、数据链路层和物理层。最高的链路速率为12.5Gb/s。从整体上看，采样数据(如12bit、8bit等)在发送端经过8B/10B编码之后被打包成串行数据，串行传输到接收端后经接收端解串、解码然后还原出原始的采样数据。JESD204B协议虽然具有速度快、占用IO引脚少等巨大优势，但是链路中存在的不确定性延迟极大的阻碍了多片基于JESD204B协议ADC的同步，对构成JESD204B协议的时间交替采样系统(TIADC系统)等应用场合带来了障碍。而不确定性延迟体现在链路重新建立或者重新上电的过程中，JESD204B协议下接收端不能在确定的时刻点或者确定的本地多帧时钟周期的边沿接收到数据，使链路的延迟具有不可重复性。
技术实现思路
本专利技术的目的在于克服现有技术的不足，提出一种多片基于JESD204B协议ADC的同步方法，以实现确定性延迟。为实现上述专利技术目的，本专利技术多片基于JESD204B协议ADC的同步方法，其特征在于，包括以下步骤：(1)、在多片基于JESD204B协议的ADC、作为采样数据接收端的FPGA以及具有能够产生SYSREF(系统参考)信号的时钟管理模块构建的数据采集系统中，调节时钟管理模块产生满足要求的ADC采样时钟DCLK_ADC分别输入到各片ADC中，产生满足要求的FPGA参考时钟DCLK_FPGA输入到各片FPGA中，同时，时钟管理模块将其产生的SYSREF信号输入到各片ADC以及各片FPGA中；(2)、配置好各片ADC的寄存器，并使接收到SYSREF信号相对于采样时钟DCLK_ADC的建立时间窗口大于时间阈值T1，保持时间窗口大于时间阈值T2，时间阈值T1、时间阈值T2根据具体的ADC芯片确定；(3)、通过串行SPI协议调节时钟管理模块的内部寄存器，设置SYSREF信号的初始模拟延迟值为0，产生单次的SYSREF信号；(4)、读取各ADC的建立时间错误标志寄存器和保持时间错误标志寄存器的值；(5)、对于任意一片ADC，如果建立时间错误标志寄存器和保持时间错误标志寄存器中至少一个不是“0”(即“1”)，则通过ADC相应的清零方法对建立时间错误标志寄存器和保持时间错误标志寄存器清零，然后增加SYSREF信号模拟延迟值，并通过串行SPI协议调节时钟管理模块的内部寄存器，重新设置SYSREF信号的模拟延迟值，重新产生单次的SYSREF信号，返回步骤(4)；如果建立时间错误标志寄存器和保持时间错误标志寄存器的值都是“0”，此时表明SYSREF信号与ADC采样时钟DCLK_ADC的建立时间和保持时间都已满足，则跳转到步骤(6)；(6)、求出接收端即FPGA中，SYSREF信号到LMFC(本地多帧时钟)上升沿的时间间隔TRXLMFC，使得存在一个N值，同时满足以下公式：(TTXOUT+TWIRE(max)+TRXIN(max))＜((N+1)×TLMFC-TTXLMFC+TRXLMFC)(TTXOUT+TWIRE(min)+TRXIN(min))＞(N×TLMFC-TTXLMFC+TRXLMFC)其中，TTXOUT为发送端即ADC中LMFC上升沿到串行数据输出的时间间隔，TWIRE(max)、TWIRE(min)分别为发送端即ADC到接收端即FPGA的线路延迟最大值和最小值，TRXIN(max)、TRXIN(min)分别为接收端即FPGA接收到串行数据到LMFC上升沿的时间间隔最大和最小值，TLMFC为本地多帧时钟的周期，TTXLMFC为发送端即ADC中SYSREF信号到LMFC上升沿之间的时间间隔；(7)、将步骤(6)得到的时间间隔TRXLMFC发送到接收端FPGA中LMFC延迟寄存器，这样就保证了链路的确定性延迟，进而实现了多片基于JESD204B协议ADC的同步。本专利技术的目的是这样实现的。本专利技术多片基于JESD204B协议ADC的同步方法，通过对SYSREF(系统参考)信号的调整，其首先保证SYSREF信号与ADC的采样时钟DCLK_ADC满足最佳的建立时间和保持时间，然后调节接收端的本地多帧周期延迟即SYSREF信号到LMFC(本地多帧时钟)上升沿的时间间隔TRXLMFC，做到最坏的链路都能够实现确定性延迟，保证了多片基于JESD204B协议ADC的同步，进而保证了在重复上电或者重新建立链路的时候多片ADC都同步。附图说明图1是本专利技术中多片基于JESD204B协议ADC构建的数据采集系统原理框图；图2是接收端不确定性延迟的图示；图3是ADC同步有效性验证的采样数据拼合波形图，其中，(a)为采样数据拼合错误的波形图，(b)为采样数据拼合正确的波形图。具体实施方式下面结合附图对本专利技术的具体实施方式进行描述，以便本领域的技术人员更好地理解本专利技术。需要特别提醒注意的是，在以下的描述中，当已知功能和设计的详细描述也许会淡化本专利技术的主要内容时，这些描述在这里将被忽略。图1是本专利技术中多片基于JESD204B协议ADC构建的数据采集系统原理框图。在本实施例中，如图1所示，本专利技术中多片基于JESD204B协议ADC构建的数据采集系统由多片基于JESD204B协议ADC、作为采样数据接收端的FPGA以及具有能够产生SYSREF(系统参考)信号的时钟管理模块构建。在本实施例中，如图1所示，由两片型号为AD9625的ADC、两片型号为kintex-7的FPGA以及一片型号为LMK04828的锁相环芯片构建一个数据采集系统，其中，ADC作为数据采集系统的发送端，FPGA作为数据采集系统的接收端，锁相环芯片作为时钟管理模块，一片FPGA对应一片ADC。在本实施例中，本专利技术多片基于JESD204B协议ADC的同步方法包括以下步骤：步骤S1：调节时钟管理模块产生满足要求的ADC采样时钟DCLK_ADC分别输入到各片ADC中，产生满足要求的FPGA参考时钟DCLK_FPGA输入到各片FPGA中，同时，时钟管理模块将其产生的SYSREF信号输入到各片ADC以及各片FPGA中；步骤S2、配置好各片ADC的寄存器，并使接收到SYSREF信号相对于采样时钟DCLK_ADC的建立时间窗口大于时间阈值T1，保持时间窗口大于时间阈值T2，在本实施例中，时间阈值T1为150ps、时间阈值T2为100ps；在本实施例中，首先通过SPI协议配置好AD9625，建立时间窗口寄存器和保持时间窗口寄存器分别是0x13C[7:5]和0x13B[7:5]寄存器。他们的步进是35ps,则发送5到0x13C[7:5]寄存器，发送3到0x13B[7:5]寄存器。步骤S3：通过串行SPI协议调节锁相环芯片的内部寄存器，设置SYSREF信号的初始模拟延迟值为0，产生单次的SYSREF信号；在本实施例中，调节ADC1和ADC2的SYSREF信号的初始模拟延迟为均为0，然本文档来自技高网...

【技术保护点】
一种多片基于JESD204B协议ADC的同步方法，其特征在于，包括以下步骤：(1)、在多片基于JESD204B协议的ADC、作为采样数据接收端的FPGA以及具有能够产生SYSREF(系统参考)信号的时钟管理模块构建的数据采集系统中，调节时钟管理模块产生满足要求的ADC采样时钟DCLK_

【技术特征摘要】
1.一种多片基于JESD204B协议ADC的同步方法，其特征在于，包括以下步骤：(1)、在多片基于JESD204B协议的ADC、作为采样数据接收端的FPGA以及具有能够产生SYSREF(系统参考)信号的时钟管理模块构建的数据采集系统中，调节时钟管理模块产生满足要求的ADC采样时钟DCLK_ADC分别输入到各片ADC中，产生满足要求的FPGA参考时钟DCLK_FPGA输入到各片FPGA中，同时，时钟管理模块将其产生的SYSREF信号输入到各片ADC以及各片FPGA中；(2)、配置好各片ADC的寄存器，并使接收到SYSREF信号相对于采样时钟DCLK_ADC的建立时间窗口大于时间阈值T1，保持时间窗口大于时间阈值T2，时间阈值T1、时间阈值T2根据具体的ADC芯片确定；(3)、通过串行SPI协议调节时钟管理模块的内部寄存器，设置SYSREF信号的初始模拟延迟值为0，产生单次的SYSREF信号；(4)、读取各ADC的建立时间错误标志寄存器和保持时间错误标志寄存器的值；(5)、对于任意一片ADC，如果建立时间错误标志寄存器和保持时间错误标志寄存器中至少一个不是“0”(即“1”)，则通过ADC相应的清零方法对建立时间错误标志寄存器和保持时间错误标志寄存器清零，然后增加SYSREF信号模拟延迟值，并通过串行SPI协议调节时钟管理模块的内部寄存器，重新设置SYSREF信号的模拟延迟值，重新产生单次的SYSREF信号，返回步骤(4)；如果建立...

【专利技术属性】
技术研发人员：杨扩军，孔祥伟，叶芃，曾浩，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川,51