低噪声MOS晶体管及相应电路制造技术

一种集成电路包括位于半导体衬底的有源区域之中和之上的MOS晶体管。有源区域由例如浅槽隔离型的绝缘区域界定。晶体管的漏极区域与绝缘区域分离地设置在半导体衬底中。晶体管的绝缘栅极包括与漏极区域对准的中心开口。晶体管的沟道区域环状围绕漏极区域。

【技术实现步骤摘要】
低噪声MOS晶体管及相应电路相关申请的交叉引用本申请要求于2015年12月30日提交的法国专利申请No.1563454的优先权，其内容引入这里作为参考。
本专利技术的各种实施例涉及集成电路，更尤其涉及特别是在低频下的绝缘栅(“金属氧化物半导体”：MOS)低噪声晶体管，特别是在绝缘体上硅(或SOI)型衬底上和该衬底中形成的那些，并且特别是FDSOI(全耗尽绝缘体上硅)型衬底。
技术介绍
通常使用浅槽隔离限定晶体管的有源区域，本领域技术人员一般用首字母缩写词STI(对于“浅槽隔离”)来表示浅槽隔离。在集成电路中使用浅槽隔离对于改善隔离和降低尺寸是有利的。但是，在有源区域和隔离槽之间的边界处产生的电场的突变会显著影响晶体管的电性能，例如低频噪声或，换句话说，MOS晶体管的1/f噪声(或“闪烁”)。目前，低频噪声可例如通过加宽每个沟槽边缘附近的传导沟道来降低、使用蝴蝶型栅(“蝴蝶栅”)和/或通过为每个沟槽边缘添加称为“粘结条(stickers)”的阻挡件来控制栅提取能量来获得。但是，这些方案通常来说对制造工艺中的变化是敏感的，例如光刻对准缺陷。
技术实现思路
因此，根据一个实施例，目的是通过使用对制造工艺变化不太敏感的晶体管结构来降低1/f噪声。根据一个方面，提供一种集成电路，该集成电路包括位于半导体衬底的有源区域之上和之中的至少一个MOS晶体管，该有源区域由绝缘区域界定。根据这个方面的一般特征，晶体管的漏极区域与绝缘区域分离地设置。有利地，包括这种漏极区域的这种MOS晶体管具有至少一个与绝缘区域没有任何交叉的传导沟道。这个特征带来了双重效果，不仅使得1/f噪声降低或甚至消除，而且对制造工艺变化也不敏感。根据一个实施例，晶体管的绝缘栅极区域具有孔，以露出与绝缘区域分离地设置的有源区域的第一部分，这个第一部分形成晶体管的漏极区域，晶体管的源极区域位于栅极区域每侧上的区域的第二部分内。根据另一个实施例，绝缘区域是浅槽型绝缘区域。作为例子，衬底可是体衬底或绝缘体上硅型衬底。衬底也可是全耗尽绝缘体上硅型衬底。附图说明在研究了通过非限制性示例以及附图所示的对实施例的具体说明之后，本专利技术的其他优点和特征将变得明显，其中：图1至图4涉及电子装置的各个方面。具体实施方式现在参照图1，以便图示集成电路CI的示例的示意性顶视图。图2是沿图1中II-II线的横截面。在这个例子中，集成电路CI包括位于半导体衬底S的有源区域ZA之上和之中的例如NMOS型的晶体管T。作为非限制性示例，这里半导体衬底S是体衬底。图1中虚线图示的这个有源区域ZA是由绝缘区域RI界定，绝缘区域RI这里是“STI”型的浅槽区域。后者容许在集成电路CI的例如晶体管的器件之间的有效隔离以及更高密度的集成。晶体管T的绝缘栅极区域RGI包括中心部分PC、第一横向部分PL1和第二横向部分PL2，中心部分PC位于有源区域ZA顶部上，第一横向部分PL1和第二横向部分PL2位于有源区域ZA每侧上的绝缘区域顶部上的中心部分PC的延伸内。此外，这里第二横向部分PL2包括柵极接触CG。如图2中示出的，晶体管T的绝缘栅极区域RGI包括位于介电区域RDI上的栅极区域RG，介电区域RDI本身位于有源区域ZA顶部上。另外以使得露出有源区域ZA的第一部分P1的方式，在绝缘栅极区域RGI的中心部分PC内形成孔。孔OR因此形成在中心部分PC的中间。应当注意，有源区域ZA的第一部分P1远离绝缘区域RI，换句话说，远离浅槽隔离STI。然后以使得形成远离绝缘区域R1的中心漏极区域的方式，在第一部分P1内形成晶体管T的漏极区域RD。另外有源区域ZA包括第二部分P2，该第二部分P2位于绝缘栅极区域RGI的每侧上并且形成晶体管T的源极区域RS，如可在图1和图2中看到的。相应地，晶体管T具有位于漏极区域RD任一侧上的双传导沟道CC，浅槽区域STI对这两侧影响较小。因此最小化了晶体管T的1/f噪声。除了绝缘栅极区域的形成之外，制造晶体管T的步骤都是传统步骤，形成绝缘栅极区域包括另外的蚀刻步骤，例如干蚀刻，以便局部蚀刻栅极材料和下面的电介质，从而露出有源区域ZA的第一部分P1。在形成有源区域ZA上的金属硅化物步骤(硅化步骤)期间，通过孔OR硅化漏极区域RD。源极接触和漏极接触(为了简化起见未在图1和2中示出)以与栅极接触CG同样的方式形成在这些区域上。另外，绝缘间隔件(为了简化起见未在图1和2中示出)以众所周知的传统方式形成在栅极区域RGI的外侧面上和栅极区域RGI的界定孔OR的内侧面上。作为变形，图1和图2中示出的晶体管T也可制造在全耗尽绝缘体上硅型的衬底SFDSOI之上和之中，如在图3中示出的。由于晶体管T的结构保持不变，图3中晶体管T的标记不变。衬底SFDSOI包括位于掩埋绝缘层BOX顶部上的例如硅的半导体膜F，掩埋绝缘层BOX通常用首字母缩写词BOX(“掩埋氧化物”)来表示，掩埋绝缘层BOX本身位于载体衬底SP例如半导体阱的顶部上。半导体膜F的一部分形成晶体管T的有源区域ZA，包括源极区域RS、漏极区域RD和位于漏极区域RD和源极区域RS之间的双沟道CC。考虑到膜F的有限厚度，源极区域和漏极区域通过外延被加高。为了简化图3，没有示出该加高。由于掩埋绝缘层BOX非常薄，为了控制双传导沟道CC而提供“背栅”区域，可对载体衬底SP本身进行偏置。为此目的，衬底SFDSOI进一步包括至少一个背栅接触区域PCGA，例如位于两个浅槽区域STI之间，如在图3中示出的。图4图示了根据本专利技术的另一个MOS晶体管例子的配置图。如在图4中看到的，集成电路CI′包括位于衬底S′的有源区域ZA′之上和之中的例如NMOS型的晶体管T′。有源区域ZA′由浅槽区域STI′界定并包括形成晶体管T′的中心漏极区域RD′的第一部分P1′。这里晶体管T′的绝缘栅极区域RGI′采用环的形式。绝缘栅极区域RGI′包括位于其中心以露出第一部分P1′的孔OR′，并包括栅极接触CG′。有源区域ZA′进一步包括部分环绕绝缘栅极区域RGI′并形成晶体管T′的源极区域RS′的第二部分P2′。有利地，在漏极区域RD′和源极区域RS′上分别形成若干漏极接触CD′和源极接触CS′。如在图4中示出的，漏极区域RD′完全由绝缘栅极区域RDI′围绕并因此远离浅槽区域STI′。因此，获得了一种晶体管T′，其传导沟道是环形并远离区域STI′。由于这个原因降低或甚至消除了晶体管T′的1/f噪声。本专利技术不限于刚刚已经描述的实施例，而是涵盖其所有的变形。因此，虽然已经描述了位于体衬底或全耗尽绝缘体上硅(FDSOI)型衬底的有源区之上和之中的NMOS型的晶体管，但是这些晶体管也可是PMOS晶体管。类似地，不管其NMOS或PMOS的类型如何，晶体管都可形成在任意给定类型的绝缘体上硅(SOI)型衬底上，而不仅仅是全耗尽(FDSOI)型。本文档来自技高网...

【技术保护点】
一种集成电路，包括：位于半导体衬底的有源区域之中和之上的金属氧化物半导体(MOS)晶体管，其中所述有源区域由绝缘区域界定，并且其中所述MOS晶体管的漏极区域与所述绝缘区域分离地设置。

【技术特征摘要】
2015.12.30 FR 15634541.一种集成电路，包括：位于半导体衬底的有源区域之中和之上的金属氧化物半导体(MOS)晶体管，其中所述有源区域由绝缘区域界定，并且其中所述MOS晶体管的漏极区域与所述绝缘区域分离地设置。2.根据权利要求1所述的集成电路，其中所述MOS晶体管的绝缘栅极区域具有露出所述有源区域的第一部分的孔，该第一部分形成与所述绝缘区域分离地设置的所述MOS晶体管的漏极区域，并且其中所述MOS晶体管的源极区域位于所述绝缘栅极区域的每侧上的区域的第二部分中。3.根据权利要求1所述的集成电路，其中所述绝缘区域包括浅槽隔离(STI)型绝缘区域。4.根据权利要求1所述的集成电路，其中所述半导体衬底是绝缘体上硅(SOI)型衬底。5.根据权利要求1所述的集成电路，其中所述半导体衬底是全耗尽绝缘体上硅(FDSOI)型衬底。6.根据权利要求1所述的集成电路，所述MOS晶体管的绝缘栅极区域具有位于所述MOS晶体管的漏极区域之上的孔。7.一种集成电路，包括：半导体衬底，具有由浅槽隔离界定的有源区域，所述半导体衬底还包括漏极区域和源极区域；以及位于所述有源区域之上...

【专利技术属性】
技术研发人员：J·希门尼斯，
申请(专利权)人：意法半导体克洛尔二公司，
类型：发明
国别省市：法国,FR