存储器元件及其制作方法技术

本发明专利技术公开了一种具有多个存储单元的存储器元件及其制作方法。该存储器元件包括由多个由导电条带所构成的多个叠层结构。其中，这些导电条带是被多个绝缘条带所分隔。包含浮置栅极的数据储存结构是沿着叠层结构中的导电条带设置。垂直通道膜设置于叠层结构的侧壁上。多个存储单元中的多个存储单元具有位于垂直通道膜中的通道，和位于导电条带中的控制栅极。隧穿氧化层位于垂直通道膜和浮置栅极之间。浮置栅极可以和叠层结构中的导电条带共平面，或位于叠层结构中的导电条带之间。

【技术实现步骤摘要】
存储器元件及其制作方法
本专利技术是有关于一种高密度存储器元件。特别是一种内部具有多层存储单元平面层(multipleplanesofmemorycells)用来提供三维立体阵列的存储器元件及其制作方法。本申请案是与美国编号14/637,204，申请日为2015年3月3日，标题为“U-SHAPEDVERTICALTHIN-CHANNELMEMORY”，代理人案号为(AttorneyDocketNo.2147-1B)，的未公告共同申请案相关。其中该申请案将通过引用并入(incorporatedbyreference)的方式，将此申请案全文收载于本
技术实现思路
之中。
技术介绍
高密度存储器元件已被设计维包含快闪存储单元或其他存储单元的阵列形式。在一些案例中，这些存储单元包含可被安排在立体架构中的薄膜晶体管。在一些案例中，立体存储器元件包括多个NAND存储单元串行的叠层结构(stacksofNANDstringsofmemorycells)。这些叠层结构包括多个被绝缘材料分开的有源串行(activestrips)。立体存储器元件包括多个包含有多条字线结构、多个串行选择结构和多个接地选择结构的阵列。而这个阵列直交排列在这些叠层结构上方。存储单元则形成于这些叠层结构的有源串行与字线结构之间的交叉位置(cross-points)上。其中一种存储单元被称为电荷捕捉存储单元(chargetrappingmemorycell)是使用电何捕捉介电层(dielectricchargetrappinglayer)。典型的电荷捕捉存储单元是由包含源极、漏极和栅极的场效晶体管所组成。其中，源极和漏极被通道分离；栅极介由电荷捕捉结构和通道分离。电荷捕捉结构包括隧穿介电层(tunneldielectriclayer)、电荷捕捉介电层和阻挡介电层(blockingdielectriclayer)。根据传统电荷捕捉存储器的设计，其是一种硅-硅氧化物-氮化硅-硅氧化物-硅(silicon-oxide-nitride-oxide-silicon，SONOS)元件。其中，元件的源极、漏极和通道皆是形成在硅本体(siliconbody)中；隧穿介电层是由硅氧化物所构成；电荷捕捉介电层是由氮化硅所构成；阻挡介电层是由硅氧化物所构成；且栅极包括多晶硅。另一种存储单元被称为浮栅存储单元(floatinggatememorycell)，浮栅存储单元具有包括浮置栅极和控制栅极的双栅极金属-氧化物-半导体场效晶体管(metal-oxide-semiconductorfield-effecttransistor，MOSFET)结构。浮栅存储单元可通过以浮置栅极来捕捉电子，并修饰浮栅存储单元的阈值电压的方式，来进行写入而代表一个逻辑电位(logiclevel)。其中，阈值电压是施加于控制栅极以使双栅极金属-氧化物-半导体场效晶体管导通的电压。制作浮栅存储器元件的工艺比制作电荷捕捉存储器元件的工艺还要复杂。特别是制作浮栅存储单元立体阵列的工艺。例如在制作浮栅存储器元件的浮置栅极时，例如在进行如美国编号第专利案所述的自对准金属-氧化物-半导体场效晶体管(Self-AlignedMOS，SAMOS)工艺时，可能需要额外的掩模。以氮化硅为基底的电荷捕捉存储器元件在工艺整合和制作方法上相对较不复杂。因为氮化硅本身就是一种绝缘膜，不需要额外掩模来对氮化硅进行图案化。在立体架构中，这是降低工艺整合复杂度的优势。因此，有需要提供立体集成电路存储器一种浮置栅结构以降低其制造的复杂程度。
技术实现思路
提供一种包含多个存储单元的存储器元件。此存储器元件包括由多个由导电条带(conductivestrips)所构成的多个叠层结构。其中，这些导电条带是被多个绝缘条带(insulatingstrips)所分隔。包含浮置栅极的数据储存结构是沿着叠层结构中的导电条带设置。垂直通道膜设置于叠层结构的侧壁上。前述多个存储单元中的多个存储单元具有位于垂直通道膜中的通道，和位于导电条带中的控制栅极。隧穿氧化层位于垂直通道膜和浮置栅极之间。栅极层间介电材料(inter-gatedielectricmaterial)位于导电条带和浮置栅极之间，并且位于绝缘条带和浮置栅极之间。浮置栅极可与叠层结构中的导电条带共平面(coplanar)，或者位于叠层结构中的导电条带之间。浮置栅极可具有小于20纳米的厚度。浮置栅极包括一种导电材料。位于某一导电条带叠层结构(stackofconductivestrips)中的一特定浮置栅极，与位于同一叠层结构中垂直邻接于此一特定浮置栅极的其他浮置栅极相互隔离。多个存储单元中的多个存储单元具有位于多个导电条带中的多个特定导电条带中的控制栅极，以及位于这些特定导电条带的第一侧边上的多个浮置栅极。多个存储单元中的多个邻接存储单元具有位于这些特定导电条带中的多个控制栅极，以及位于这些特定导电条带中与第一侧边相反的第二侧边上浮的多个置栅极。在一些实施例中，垂直通道膜连接至位于多个叠层结构下方的基材。且多个垂直通道膜中的两个相邻垂直通道膜，位于多个叠层结构中的两相邻叠层结构之上，并经由位于两相邻叠层结构之间的焊垫，于两个相邻垂直通道膜远离基材的末端相互连接。存储器元件包括一或多个位于叠层结构上的图案化导电层，每一个图案化导电层包括一条位线以及用来将位线连接至焊垫的层间连接器(interlayerconnectors)。在另一些实施例中，垂直通道膜包括位于多个叠层结构中的二相邻叠层结构中的第一叠层结构和第一叠层结构上的第一和第二垂直通道膜。第一垂直通道膜包含第一焊垫位于第一叠层结构的上方，及第一垂直通道膜的顶端。第二垂直通道膜包含第二焊垫位于第二叠层结构的上方，及第二垂直通道膜的顶端。第一和第二垂直通道膜在远离焊垫的两末端相互连接，以形成电流通路，由位于第一叠层结结构上方的第一焊垫连通至位于第二叠层结结构上方的第二焊垫。存储器元件包括一或多个位于叠层结构上的图案化导电层，其包括一条位线、一条源极线以及层间连接器，用来将位线连接至位于第一叠层结结构上方的第一焊垫；以及用来将源极线连接至位于第二叠层结结构上方的第二焊垫。存储器元件可以包括一种固态介电材料，位于多个叠层结构的二相邻叠层结构侧壁上的两垂直通道膜之间。存储器元件可以包括一空隙(gap)，位于多个叠层结构的二相邻叠层结构侧壁上的两垂直通道膜之间。同时提供制作此处所述的存储器元件的方法。其包含不需要刻蚀掩模即能形成浮置栅极的自对准工艺。浮置栅极的技术优势，例如此处所述的技术，包括接近理想状态的增量阶梯脉冲写入(IncrementalSteppedPulseProgramming，ISPP)，其斜率接近1；而以氮化硅为基底的电荷捕捉存储器元件的增量阶梯脉冲写入的斜率通常小于0.8。浮栅NAND存储器元件相对较容易擦除，且具有较低的擦除饱和阈值电压(erasesaturationthresholdvoltage)，其值小于-5V。因此，原则上浮栅NAND存储器元件比起以氮化硅为基底的电荷捕捉存储器元件，具有较大的写入/擦除存储器操作裕度。本专利技术的其他目的、特征和优点可见于下述实施例和权利要求范围，并配合所附图式，本文档来自技高网...

【技术保护点】
一种具有多个存储单元的存储器元件，包括：多个叠层结构(stacks)，是由多个导电条带(conductive strips)所构成；其中，这些导电条带是被多个绝缘条带(insulating strips)所分隔；多个数据储存结构，包含多个浮置栅极沿着这些叠层结构中的这些导电条带设置；多个垂直通道膜，位于这些叠层结构的多个侧壁上；以及这些存储单元中的多个存储单元，具有位于这些垂直通道膜中的多个通道，以及位于这些导电条带中的多个控制栅极。

【技术特征摘要】
2015.12.30 TW 1041443481.一种具有多个存储单元的存储器元件，包括：多个叠层结构(stacks)，是由多个导电条带(conductivestrips)所构成；其中，这些导电条带是被多个绝缘条带(insulatingstrips)所分隔；多个数据储存结构，包含多个浮置栅极沿着这些叠层结构中的这些导电条带设置；多个垂直通道膜，位于这些叠层结构的多个侧壁上；以及这些存储单元中的多个存储单元，具有位于这些垂直通道膜中的多个通道，以及位于这些导电条带中的多个控制栅极。2.根据权利要求1所述的存储器元件，其中这些浮置栅极与这些叠层结构中的这些导电条带共平面(coplanar)。3.根据权利要求1所述的存储器元件，其中这些浮置栅极位于这些叠层结构中的这些导电条带之间。4.根据权利要求1所述的存储器元件，更包括：一隧穿氧化层，位于这些垂直通道膜和这些浮置栅极之间；以及一栅极层间介电材料(inter-gatedielectricmaterial)层，位于这些导电条带和这些浮置栅极之间，并且位于这些绝缘条带和这些浮置栅极之间。5.根据权利要求1所述的存储器元件，其中这些存储单元中的多个存储单元，具有位于这些导电条带中的多个特定导电条带中的多个控制栅极，以及位于这些特定导电条带的一第一侧边上的多个浮置栅极；且这些存储单元中的多个邻接存储单元，具有位于这些特定导电条带中的多个控制栅极，以及位于这些特定导电条带中与该第一侧边相反的一第二侧边上的多个浮置栅极。6.根据权利要求1所述的存储器元件，其中这些垂直通道膜连接至位于这些叠层结构下方的一基材；且多个垂直通道膜中的两个相邻垂直通道膜，位于这些叠层结构中的两相邻叠层结构之上，并经由位于该两相邻叠层结构之间的一焊垫，于这些相邻垂直通道膜远离该基材的多个末端相互连接；该存储器元件更包括位于这些叠层结构上的一或多个图案化导电层，该一或多个图案化导电层包括一位线以及用来将该位线连接至该焊垫的一层间连接器(interlayerconnectors)。7.根据权利要求1所述的存储器元件，其中这些垂直通道膜包括位于这些叠层结构中的二相邻叠层结构中的一第一叠层结构和一第一叠层结构上的一第一垂直通道膜和一第二垂直通道膜；该第一垂直通道膜包含一第一焊垫位于该第一叠层结构的上方，及该第一垂直通道膜的一顶端；该第二垂直通道膜包含一第二焊垫位于该第二叠层结构的上方，及该第二垂直通道膜的一顶端；该第一垂直通道膜和该第二垂直通道膜在分别远离该第一焊垫及该第二和电的二末端相互连接，以形成一电流通路，由位于该第一叠层结构上方的该第一焊垫连通至位于该第二叠层结结构上方的该第二焊垫；该存储器元件更包括：位于这些叠层结构上的一或多个图案化导电层，该一或多个图案化导电层包括一位线、一源极线以及一层间连接器，用来将该位线连接至位于该第一叠层结结构上方的该第一焊垫；以及用来将该源极线连接至位于该第二叠层结结构上方的该第二焊垫。8.根据权利要求1所述的存储器元件，其中这些浮置栅极具有小于20纳米的一厚度。9.根据权利要求1所述的存储器元件，其中位于这些数据储存结构中的这些浮置栅极包括一导电材料。10.根据权利要求1所述的存储器元件，其中位于这些叠层结构的一者中的一特定浮置栅极与位于该同一叠层结构中垂直邻接于该特定浮置栅极的多个其他浮置栅极相互隔离。11.根据权利要求1所述的存储器元件，更包括一固态介电材料，位于这些叠层结构的二相邻叠层结构上的两个垂直通道膜之间。12.根据权利要求1所述的存储器元件，更包括一空隙(gap)，位于这些叠层结构的二相邻叠层结构上的两个垂直通道膜之间。13.一种存储器元件的制作方法，包括：形成由多个导电条带所构成的多个叠层结构；其中，这些导电...

【专利技术属性】
技术研发人员：吕函庭，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾,71