一种半导体器件及其制造方法、电子装置制造方法及图纸

本发明专利技术提供一种半导体器件及其制造方法、电子装置，所述方法包括：提供半导体衬底，在半导体衬底上形成有多个包括自下而上层叠的栅极介电层、栅极材料层和栅极硬掩蔽层的栅极结构；去除部分所述栅极结构中的栅极硬掩蔽层；形成电性连接所述部分栅极结构的内连多晶硅层。根据本发明专利技术，在形成电性连接栅极结构的内连多晶硅层之前，不需要去除位于栅极结构两侧的主侧墙和偏移侧墙，由此避免对栅极结构中的栅极介电层的破坏，提升栅极介电层的可靠性。

【技术实现步骤摘要】
一种半导体器件及其制造方法、电子装置
本专利技术涉及半导体制造工艺，具体而言涉及一种半导体器件及其制造方法、电子装置。
技术介绍
静态随机存取存储器(SRAM)是广泛使用的存储器件，为了增加芯片上排布的器件密度并缩减制造成本，需要降低存储器件的特征尺寸。然而，受到接触区、多晶硅栅极以及源区尺寸的限制，进一步降低存储器件的存储单元的特征尺寸变得非常困难。为此，现有技术通过去除位于栅极结构侧壁上的侧墙并沉积内连多晶硅层来实现存储单元中的栅极结构之间或者栅极结构与源/漏区之间的局域互连，由此可以减少需要形成的接触孔的数量，降低存储单元的面积。沉积内连多晶硅层之前，通常采用湿法蚀刻去除位于栅极结构侧壁上的侧墙，在此过程中，所述湿法蚀刻所使用的腐蚀液(例如氢氟酸)很容易攻击露出的栅极结构中的栅极介电层，进而造成器件性能的下降。因此，需要提出一种方法，以解决上述问题。
技术实现思路
针对现有技术的不足，本专利技术提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成有多个包括自下而上层叠的栅极介电层、栅极材料层和栅极硬掩蔽层的栅极结构；去除部分所述栅极结构中的栅极硬掩蔽层；形成电性连接所述部分栅极结构的内连多晶硅层。在一个示例中，实施所述去除之前，在所述多个栅极结构的两侧形成偏移侧墙，并在所述偏移侧墙的外侧形成主侧墙。在一个示例中，实施所述去除之后，在所述多个栅极结构的两侧形成偏移侧墙，并在所述偏移侧墙的外侧形成主侧墙。在一个示例中，实施所述去除的步骤包括：在所述半导体衬底上形成图案化的光刻掩膜，露出所述部分栅极结构；以所述光刻掩膜为掩膜，通过等离子体干法蚀刻去除所述部分栅极结构中的栅极硬掩蔽层；通过灰化或者剥离工艺去除所述光刻掩膜。在一个示例中，形成所述内连多晶硅层的步骤包括：通过沉积工艺形成多晶硅层，覆盖所述多个栅极结构；形成图案化的另一光刻掩膜，以所述另一光刻掩膜为掩膜，通过干法蚀刻去除所述多晶硅层的不需要电性连接所述栅极结构的部分；通过灰化或者剥离工艺去除所述另一光刻掩膜。在一个实施例中，本专利技术还提供一种采用上述方法制造的半导体器件。在一个实施例中，本专利技术还提供一种电子装置，所述电子装置包括所述半导体器件。根据本专利技术，在形成电性连接栅极结构的内连多晶硅层之前，不需要去除位于栅极结构两侧的偏移侧墙和位于偏移侧墙外侧的主侧墙和，由此避免对栅极结构中的栅极介电层的破坏，提升栅极介电层的可靠性。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。附图中：图1A-图1D为根据本专利技术示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图；图2A-图2D为根据本专利技术示例性实施例二的方法依次实施的步骤所分别获得的器件的示意性剖面图；图3为根据本专利技术示例性实施例的方法依次实施的步骤的流程图。具体实施方式在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。应当理解的是，本专利技术能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本专利技术的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本专利技术教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。在此使用的术语的目的仅在于描述具体实施例并且不作为本专利技术的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。[示例性实施例一]参照图1A-图1D，其中示出了根据本专利技术示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图。首先，如图1A所示，提供半导体衬底100，半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底100的构成材料选用单晶硅。在半导体衬底100中形成有隔离结构102，隔离结构102为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。作为示例，在本实施例中，隔离结构102为浅沟槽隔离结构。半导体衬底100中还形成有各种阱(well)结构，为了简化，图示中予以省略。在半导体衬底100上形成有栅极结构101，作为示例，栅极结构101包括自下而上层叠的栅极介电层101a、栅极材料层101b和栅极硬掩蔽层101c。栅极介电层101a包括氧化物层，例如二氧化硅(SiO2)层。栅极材料层101b包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种，其中，金属层的构成材料可以是钨(W)、镍(Ni)或钛(Ti)；导电性金属氮化物层包括氮化钛(TiN)层；导电性金属氧化物层包括氧化铱(IrO2)层；金属硅化物层包括硅化钛(TiSi)层。栅极硬掩蔽层101c包括氧化物层、氮化物层、氮氧化物层和无定形碳中的一种或多种，其中，氧化物层的构成材料包括硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、正硅酸乙酯(TEOS)、未掺杂硅玻璃(USG)、旋涂玻璃(SOG)、高密度等离子体(HDP)或旋涂电介质(SO本文档来自技高网...

【技术保护点】
一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成有多个包括自下而上层叠的栅极介电层、栅极材料层和栅极硬掩蔽层的栅极结构；去除部分所述栅极结构中的栅极硬掩蔽层；形成电性连接所述部分栅极结构的内连多晶硅层。

【技术特征摘要】
1.一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成有多个包括自下而上层叠的栅极介电层、栅极材料层和栅极硬掩蔽层的栅极结构；去除部分所述栅极结构中的栅极硬掩蔽层；形成电性连接所述部分栅极结构的内连多晶硅层。2.根据权利要求1所述的方法，其特征在于，实施所述去除之前，在所述多个栅极结构的两侧形成偏移侧墙，并在所述偏移侧墙的外侧形成主侧墙。3.根据权利要求1所述的方法，其特征在于，实施所述去除之后，在所述多个栅极结构的两侧形成偏移侧墙，并在所述偏移侧墙的外侧形成主侧墙。4.根据权利要求1所述的方法，其特征在于，实施所述去除的步骤包括：在所述半导...

【专利技术属性】
技术研发人员：李敏，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31