具有多个层叠的半导体设备及方法技术

本发明专利技术涉及具有多个层叠的半导体设备及方法。本发明专利技术揭示设备及方法，包含一种设备，所述设备包含第一半导体材料的若干个层叠，每一层叠包含至少一个存储器单元的至少一个存取线及至少一个外围晶体管的至少一个源极、沟道及/或漏极，所述至少一个外围晶体管例如为在存取线解码器电路或数据线多路复用电路中使用的外围晶体管。所述设备还可包含延伸穿过所述第一半导体材料的所述层叠的第二半导体材料的若干个柱，每一柱包含所述存储器单元中的至少一者的源极、沟道及/或漏极或者所述外围晶体管中的至少一者的栅极。还连同其它实施例一起描述了形成此设备的方法。

【技术实现步骤摘要】
具有多个层叠的半导体设备及方法分案申请的相关信息本申请是国际申请号为PCT/US2012/035596、申请日为2012年4月27日、专利技术名称为“具有多个层叠的半导体设备及方法”的PCT申请进入中国国家阶段后申请号为201280028890.6的中国专利技术专利申请的分案申请。优先权申请案本申请案主张来自2011年4月28日提出申请的第13/096,822号美国申请案的优先权权益，所述美国申请案以全文引用的方式并入本文中。
本专利技术涉及半导体领域。尤其地，本专利技术涉及具有多个层叠的半导体设备及方法。
技术介绍
已在许多电子装置(例如个人数字助理(PDA)、膝上型计算机、移动电话及数码相机)中使用具有多层叠的半导体构造。这些半导体构造中的一些半导体构造具有电荷存储晶体管的阵列。
技术实现思路
本专利技术公开了一种半导体设备，其包括多个半导体材料层叠，所述半导体设备包括：存储器单元的一部分，其在所述半导体材料层叠中的特定一个半导体材料层叠中；及外围晶体管的一部分，其在所述半导体材料层叠中的所述特定一个半导体材料层叠中，其中穿过所述半导体材料层叠的狭槽将第一构造中的所述存储器单元的所述部分与第二构造中的所述外围晶体管的所述部分分离。附图说明在随附图式的图中通过实例而非限制方式图解说明一些实施例，其中：图1是根据本专利技术的各种实施例的半导体存储器装置的三维视图；图2是根据本专利技术的各种实施例的半导体构造的前视图；图3是根据本专利技术的各种实施例的半导体构造的前视图；图4是根据本专利技术的各种实施例的半导体构造的前视图；图5是根据本专利技术的各种实施例的半导体构造的俯视图；图6是根据本专利技术的各种实施例的半导体构造的俯视图；图7是根据本专利技术的各种实施例的半导体构造的俯视图；图8是根据本专利技术的各种实施例的半导体构造的俯视图；图9是根据本专利技术的各种实施例的半导体构造的俯视图；图10是根据本专利技术的各种实施例的半导体构造的俯视图；图11是根据本专利技术的各种实施例的解码器晶体管的三维视图；图12是根据本专利技术的各种实施例的存储器单元的三维视图；图13是根据本专利技术的各种实施例的半导体构造的示意图；图14是根据本专利技术的各种实施例的半导体构造的俯视图。图15是根据本专利技术的各种实施例的半导体构造的截面图。图16是根据本专利技术的各种实施例的半导体构造的截面图。图17是根据本专利技术的各种实施例的半导体存储器装置的透视图。图18是根据本专利技术的各种实施例的半导体构造的示意图。图19是根据本专利技术的各种实施例的半导体构造的截面图。图20是根据本专利技术的各种实施例的半导体构造的截面图。图21是根据本专利技术的各种实施例的半导体存储器装置的截面图。图22是根据本专利技术的各种实施例的半导体存储器装置的截面图。图23是根据本专利技术的各种实施例的方法的流程图；且图24是图解说明根据本专利技术的各种实施例的系统的图式。具体实施方式三维半导体装置中的组件密度随竞争而不断增加以增加装置的销售。本专利技术人已发现，可通过在多个半导体材料层叠中的每一层叠中制作相应第一装置的至少相应部分及相应第二装置的至少一部分而解决上文所提及的挑战以及其它挑战。举例来说，在存储器装置的同一半导体材料层叠中制作外围电路(例如存取线解码器电路或数据线多路复用电路)的三维晶体管的一部分及三维存储器单元的一部分。所得存储器装置可在无需用以制作至少一个外围电路的晶体管的显著额外处理事件的情况下提供增加的存储器单元密度。图1是根据本专利技术的各种实施例的半导体存储器装置100的三维视图。存储器装置100可形成于衬底106上且包含多个半导体材料层叠，所述多个半导体材料层叠包含至少部分地环绕电荷存储晶体管的电荷存储结构(例如，浮动栅极)的存取线110、112、114及116。出于本文档的目的，“半导体材料层叠”可意指形成于同一平面、秩、行或单元中(例如在结构的水平或垂直或者倾斜平面、行、秩或单元中)的半导体材料。两个U形柱118及120形成于装置100中且可充当电荷存储晶体管的沟道。U形柱118及120可延伸到衬底106中。垂直狭槽124分离电荷存储晶体管与至少部分地环绕每一U形柱118及120的其存取线110、112、114及116。每一U形柱118及120包括半导体材料，例如硅或多晶硅(例如，具有核心的硅或多晶硅的管，其中所述核心可填充有空气或电介质材料)。选择栅极130的单个层叠环绕形成于U形柱118及120中的每一者的两端处的选择晶体管。源极线138形成于U形柱118及120的第一端处的选择晶体管上。数据线144形成于U形柱118及120的第二端处的选择晶体管上。包含存取线110、112、114及116的半导体材料层叠还可各自充当外围晶体管(例如解码器晶体管)的主体。U形柱118及120可包括还充当如参考以下图2到16所展示及描述的外围晶体管的栅极的半导体材料。图2是根据本专利技术的各种实施例的半导体构造200的前视图。出于简洁及清晰的目的，遍及图2到10，将由相同元件符号识别半导体构造200中的相同层叠及区域。半导体构造200可形成于半导体(例如，硅)衬底206上。半导体材料(例如n型多晶硅)的层叠与电介质(未展示)交替地沉积于衬底206上。所述半导体材料层叠包含第一层叠210、第二层叠214、第三层叠218、第四层叠222及第五层叠226。所述电介质可为(举例来说)二氧化硅，其用以使半导体材料层叠210、214、218、222及226彼此分离且与衬底206分离。半导体材料层叠210、214、218、222及226(在下文中通过实例称为多晶硅层叠)呈堆叠式布置。半导体构造200可包含(举例来说)与电介质交替地形成的偶数数目(例如，8、16、24、32、40、48或更多)个多晶硅层叠。虽然本文中所论述的实施例涉及n型多晶硅层叠，但根据本专利技术的各种实施例，多晶硅层叠可替代地为未掺杂多晶硅或p型多晶硅。图3是根据本专利技术的各种实施例的半导体构造200的前视图。垂直狭槽302蚀刻穿过层叠210、214、218、222及226以将半导体构造200划分成(举例来说)左手侧构造304及右手侧构造308。左手侧构造304与右手侧构造308可在大小上不同，及/或构造200可进一步被划分成额外构造。举例来说，左手侧构造304可包括约70％到80％的半导体构造200，而右手侧构造308可包括约5％的半导体构造200。垂直狭槽302足够大以在左手侧构造304与右手侧构造308之间形成互连线(例如，导线)。左手侧构造304包含层叠210、214、218、222及226各自的第一部分310、314、318、322及326，而右手侧构造包含层叠210、214、218、222及226各自的第二部分340、344、348、352及356。图4是根据本专利技术的各种实施例的半导体构造200的前视图。左手侧构造304及右手侧构造308各自形成(例如，蚀刻)为阶梯配置。因此，在左手侧构造304中，分别在层叠210、214、218、222及226中，第一部分310比第一部分314长，第一部分314比第一部分318长，第一部分318比第一部分322长，且第一部分322比第一部分326长。在右手侧构造308中，分别在层叠210、214、218、222及226中，第二部分340比第二部分本文档来自技高网...

【技术保护点】
一种半导体设备，其包括多个半导体材料层叠，所述半导体设备包括：存储器单元的一部分，其在所述半导体材料层叠中的特定一个半导体材料层叠中；及外围晶体管的一部分，其在所述半导体材料层叠中的所述特定一个半导体材料层叠中，其中穿过所述半导体材料层叠的狭槽将第一构造中的所述存储器单元的所述部分与第二构造中的所述外围晶体管的所述部分分离。

【技术特征摘要】
2011.04.28 US 13/096,8221.一种半导体设备，其包括多个半导体材料层叠，所述半导体设备包括：存储器单元的一部分，其在所述半导体材料层叠中的特定...

【专利技术属性】
技术研发人员：丹沢彻，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：美国,US