多处理器架构的实时图像压缩平台制造技术

本发明专利技术公开了一种多处理器架构的实时图像压缩平台，其中，包括：至少一解码芯片，第一FPGA，DSP，ARM处理器以及存储器；该至少一解码芯片用于进行图像输入源的解码；该第一FPGA用于接收缓存解码芯片输出的数字图像信号，以及信号的预处理，根据不同的视频源完成相应的图像预处理；该DSP用于图像的压缩编码；该ARM处理器用于进行压缩码流的对外传输；该存储器用于进行图像的缓存。

Real time image compression platform based on multi processor architecture

The invention discloses a multi processor real-time image compression platform, which includes at least a first decoder chip, FPGA, DSP, ARM processor and memory; the at least one decoder for decoding the image input source; the first FPGA for digital image signal receiving buffer output decoder, and signal the pretreatment, according to different video source image pre-processing corresponding; the DSP is used for image compression encoding; the ARM processor for external transmission compressed; the memory for image cache.

【技术实现步骤摘要】
多处理器架构的实时图像压缩平台
本专利技术涉及一种视频处理
，特别涉及一种多处理器架构的实时图像压缩平台。
技术介绍
随着图形图像技术的发展，对于芯片电路的图像的实时压缩能力提出了越来越高的要求，现有的图像压缩平台的压缩能力以及压缩算法已经无法满足日益提高的需求。
技术实现思路
本专利技术的目的在于提供一种多处理器架构的实时图像压缩平台，用于解决上述现有技术的问题。本专利技术一种多处理器架构的实时图像压缩平台，其中，包括：至少一解码芯片，第一FPGA，DSP，ARM处理器以及存储器；该至少一解码芯片用于进行图像输入源的解码；该第一FPGA用于接收缓存解码芯片输出的数字图像信号，以及信号的预处理，根据不同的视频源完成相应的图像预处理；该DSP用于图像的压缩编码；该ARM处理器用于进行压缩码流的对外传输；该存储器用于进行图像的缓存。根据本专利技术的多处理器架构的实时图像压缩平台的一实施例，其中，包括：第二FPGA，用于辅助该DSP的图像的压缩编码。根据本专利技术的多处理器架构的实时图像压缩平台的一实施例，其中，包括：该解码芯片的解码包括模拟信号到数字信号的转变以及串行数字信号到并行数字信号的转换。根据本专利技术的多处理器架构的实时图像压缩平台的一实施例，其中，该压缩编码的算法为游程编码和小波编码。根据本专利技术的多处理器架构的实时图像压缩平台的一实施例，其中，该第一FPGA以及第二FPGA分别设置有一存储器，用于进行图像的缓存。根据本专利技术的多处理器架构的实时图像压缩平台的一实施例，其中，该ARM处理器还用于进行该FPGA以及该DSP的程序加载。根据本专利技术的多处理器架构的实时图像压缩平台的一实施例，其中，该第一FPGA与该第二FPGA之间采用高速串行总线完成数据的传输；该FPGA与该DSP之间采用EMIF口通信，该第二FPGA与该ARM处理器之间采用PCI-E高速总线进行数据传输。根据本专利技术的多处理器架构的实时图像压缩平台的一实施例，其中，还包括：FLASH存储器用于存储该FPGA以及该DSP的应用程序。综上，本专利技术的多处理器架构的实时图像压缩平台，能够满足对于图像实时压缩能力的要求，解决了现有的图像的实时压缩芯片实时压缩能力不足的问题。附图说明图1所示为本专利技术多处理器架构的实时图像压缩平台的模块图；图2所示为本专利技术多处理器架构的实时图像压缩平台通信原理示意图；图3所示为FPGA的工作原理模块图；图4所示为游程编码的流程框图；图5所示为小波编码算法的流程图；图6所示为本专利技术多处理器架构的实时图像压缩平台的工作原理图。具体实施方式为使本专利技术的目的、内容、和优点更加清楚，下面结合附图和实施例，对本专利技术的具体实施方式作进一步详细描述。图1所示为本专利技术多处理器架构的实时图像压缩平台的模块图，本专利技术多处理器架构的实时图像压缩平台是能够实现多路视频源输入，多种压缩算法按需加载的通用图像压缩平台。本专利技术多处理器架构的实时图像压缩平台包括多种视频制式的解码芯片101-104，解码芯片的数量和类型灵活可变，FPGA1、FPGA2、DSP11、DSP12、ARM3以及DDR4。参考图1，解码芯片101-104(数量不以此为限)负责完成图像输入源的解码，包括各种不同制式的视频源(可见光的，红外的，微光的，低分辨率的，高清分辨率的)，分别完成解码。解码功能不限定于模拟信号到数字信号的转变，也可以完成串行数字信号到并行数字信号的转换。FPGA1用于接收缓存解码芯片101-104输出的数字图像信号，以及信号的预处理，根据不同的视频源完成相应的图像预处理。例如红外图像需要进行非均匀性校正操作，微光图像进行图像帧叠加操作，以及图像的增强和直方图均衡化等操作。FPGA2、DSP11以及DSP12协同配合，共同实现多路图像源的压缩编码工作。压缩编码算法可以主要采用游程编码和小波编码。ARM处理器3用于压缩码流的对外传输，可以采用千兆以太网接口，ARM处理器3用于对外通信和控制，例如通过以太网接口接收外部命令可以选择加载游程编码或者小波编码算法。FPGA1以及FPGA2可分别外挂大容量DDR内存4以实现图像的多帧缓存。参考图1，整个系统的主控制器为ARM处理器3，FPGA1接收到图像源后分别对图像进行预处理操作，然后判别图像类别，并把判别信息传输给ARM处理器3，由ARM处理器3决定使用何种算法或者根据以太网接口收到的控制命令来决定使用何种算法，由ARM处理器3来完成FPGA2，DSP11以及DSP12的程序加载。进行图像压缩算法实现的核心为FPGA2+DSP11+DSP12处理器。参考图1，FPGA1与FPGA2之间采用高速串行总线完成数据的传输。FPGA2与DSP1和DSP2之间采用EMIF口通信，完成数据的交换，在FPGA2中两块双口RAM(DPRAM)与EMIF互联。FPGA2与ARM之间采用PCI-E高速总线进行数据传输，数据主要为压缩的码流。图2所示为本专利技术多处理器架构的实时图像压缩平台通信原理示意图，如图1以及图2所示，平台的各个处理器的应用程序可以统一存储在一片大容量的FLASH存储器5中，可以根据系统需要加载，程序统一存储也便于程序的更新和管理。大容量FLASH存储器5挂载在ARM处理器3上，由ARM处理器3负责对FPGA2，DSP1，DSP2处理器依次加载。平台加电启动后，ARM处理器3首先完成程序的加载操作，然后ARM处理器进行FPGA2的程序加载操作，当FPGA2启动以后，进行DSP1和DSP2的程序加载工作，读取大容量FLASH存储器5中的DSP1和DSP2程序并完成DSP1和DSP2处理器的程序加载。FPGA1也可以单独挂载一片FLASH芯片完成自身的程序加载操作。参考图1和图2，ARM处理器3可以采用J-LINK仿真器和RS232串口完成仿真调试工作。FPGA1和FPGA2采用菊花链式JTAG连接实现程序的调试。DSP1和DSP2也采用菊花链式JTAG接口完成程序的调试。图3所示为FPGA的工作原理模块图，参考图1以及图3，FPGA1主要完成原始输入图像数据的预处理操作，包括非均匀性校正、色彩空间转换、直方图均衡等。如果输入图像为红外图像则进行非均匀性校正操作，对于彩色图像可能需要进行色彩空间转换操作，以及图像增强和去噪等操作。参考图1，由FPGA2处理器、DSP11和DSP12处理器协同配合，共同实现多路图像源的压缩编码工作。压缩编码算法主要采用游程编码和小波编码。游程编码算法主要包括：离散余弦变换+量化+Zigzag编码+熵编码操作。小波编码算法主要包括：小波变换+量化+嵌入式块编码+优化截断操作。图4所示为游程编码的流程框图，如图4所示，采用的游程编码算法主要包括离散余弦变换+量化+Zigzag编码+熵编码操作。在FPGA2处理器中即可实现，无需占用其他处理器资源。经过FPGA1处理器预处理后的图像数据首先分成8*8的方块，然后对每个小方块分别进行离散余弦变换，将图像从空间域转换到频率域，每个小方块变换后得到一个8*8系数表，左上角代表最低频信息，右下角代表最高频信息；量化操作就是对8*8系数表的每个值分别除以某个值，其原则是对低频信号除以较小的值，对高频系数除以较大的值，从而达到尽量保留低频系数本文档来自技高网...

【技术保护点】
一种多处理器架构的实时图像压缩平台，其特征在于，包括：至少一解码芯片，第一FPGA，DSP，ARM处理器以及存储器；该至少一解码芯片用于进行图像输入源的解码；该第一FPGA用于接收缓存解码芯片输出的数字图像信号，以及信号的预处理，根据不同的视频源完成相应的图像预处理；该DSP用于图像的压缩编码；该ARM处理器用于进行压缩码流的对外传输；该存储器用于进行图像的缓存。

【技术特征摘要】
1.一种多处理器架构的实时图像压缩平台，其特征在于，包括：至少一解码芯片，第一FPGA，DSP，ARM处理器以及存储器；该至少一解码芯片用于进行图像输入源的解码；该第一FPGA用于接收缓存解码芯片输出的数字图像信号，以及信号的预处理，根据不同的视频源完成相应的图像预处理；该DSP用于图像的压缩编码；该ARM处理器用于进行压缩码流的对外传输；该存储器用于进行图像的缓存。2.如权利要求1所述的多处理器架构的实时图像压缩平台，其特征在于，包括：第二FPGA，用于辅助该DSP的图像的压缩编码。3.如权利要求1所述的多处理器架构的实时图像压缩平台，其特征在于，包括：该解码芯片的解码包括模拟信号到数字信号的转变以及串行数字信号到并行数字信号的转换。4.如权利要求1所述的多处理器架构的实时图像压缩平台...

【专利技术属性】
技术研发人员：刘攀，
申请(专利权)人：北京计算机技术及应用研究所，北京航天爱威电子技术有限公司，
类型：发明
国别省市：北京,11