存储器结构及其制备方法、存储器的测试方法技术

本申请实施例公开了一种存储器结构及其制备方法，在该存储器结构中至少部分所述导电凸块、所述TAC、所述第一通孔、所述第二通孔、所述第一金属图案层上的金属图案以及所述字线连接之间形成电连接；和/或；至少部分所述导电凸块、所述TAC、所述第一通孔、所述第二通孔、所述第一金属图案层上的金属图案以及所述位线连接之间形成电连接。如此，测试信号能够在上述电连接的结构之间进行传输，因此，利用上述电连接的结构能够对存储器结构进行测试。基于此，本申请实施例还公开了一种存储器结构的测试方法。

Memory structure and its preparing method and memory testing method

The embodiment of the invention discloses a memory structure and a preparation method thereof, in the memory structure in at least a portion of the conductive bump, the TAC, the first through hole and the second through hole, the metal pattern of the first metal pattern layer and the connection between the word line electrically connected and / or;; at least a portion of the conductive convex block, the TAC, the first through hole and the second through hole, the metal pattern of the first metal pattern layer and the bit line is connected between the electric connection. Thus, the test signal can be transmitted between the structures of the electrical connections, so the memory structure can be tested by using the structure of the electrical connection. Based on this, the application example also discloses a test method for memory structure.

【技术实现步骤摘要】
存储器结构及其制备方法、存储器的测试方法
本申请涉及存储器
，尤其涉及一种存储器结构及其制备方法，此外本申请还涉及一种存储器的测试方法。
技术介绍
3DNAND存储器是革新性的半导体存储技术，通过增加存储叠层而非缩小器件二维尺寸实现存储密度增长，从而拓宽了存储技术的发展空间。目前，3DNAND存储器的一种结构为存储阵列芯片和CMOS芯片上下层叠形成，并且通常情况下，存储阵列芯片和CMOS芯片通过异质结键合(hybridbonding)的方式键合在一起。目前，还没有一种有效的测试方法在3DNAND存储器封装之前，能够对3DNAND存储器的内部结构性能进行测试。
技术实现思路
有鉴于此，本申请提供了一种存储器结构，利用该存储器结构能够实现在存储器封装前对存储器内部性能的测试。基于该存储器结构，本申请还提供了一种存储器结构的制备方法和测试方法。为了实现上述专利技术目的，本申请采用了如下技术方案：一种存储器结构，包括：上下相对放置的存储阵列芯片和CMOS芯片，其中，在所述存储阵列芯片的存储阵列区域设置有穿过所述存储阵列区域的连接TAC；在所述存储阵列芯片的正面设置有第一介电层，所述第一介电层内设置有多个第一通孔；在所述存储阵列芯片的背面设置有多个导电凸块；所述CMOS芯片的正面依次层叠设置有第一金属图案层和第二介电层，所述第二介电层内设置有多个第二通孔；所述第一介电层与所述第二介电层相对连接在一起；所述存储阵列芯片内还设置有字线位线连接；其中，至少部分所述导电凸块、所述TAC、所述第一通孔、所述第二通孔、所述第一金属图案层上的金属图案以及字线连接之间形成电连接；和/或；至少部分所述导电凸块、所述TAC、所述第一通孔、所述第二通孔、所述第一金属图案层上的金属图案以及位线连接之间形成电连接。可选地，电连接的所述第一通孔和所述第二通孔形成通孔信号通道；多个所述通孔信号通道通过所述导电凸块、第一通孔和第二通孔、第一金属图案层上的金属图案以及所述位线连接按照特定方式电连接形成测试通孔信号通道性能的测试结构；和/或；多个所述通孔信号通道通过所述导电凸块、第一通孔和第二通孔、第一金属图案层上的金属图案以及所述字线连接按照特定方式电连接形成测试通孔信号通道性能的测试结构。可选地，所述测试通孔信号通道性能的测试结构包括多个串联连接的通孔信号通道。可选地，所述测试通孔信号通道性能的测试结构包括n个通孔信号通道，所述多个通孔信号通道从所述测试通孔信号通道性能的结构的一端到另一端依次分别为第1个通孔信号通道，第2个通孔信号通道，直至第n个通孔信号通道，其中，第奇数个通孔信号通道并联连接在一起，第偶数个通孔信号通道并联连接在一起，从而形成呈梳状结构的通孔信号通道测试结构；其中，n为正整数。可选地，所述存储器结构还包括：设置在所述CMOS芯片正面和所述第一金属图案层之间的测试电路，所述测试电路与所述第一金属图案层之间形成电连接。可选地，所述测试电路包括存储阵列芯片内部结构测试电路以及通孔信号通道测试电路中的至少一种。可选地，所述存储阵列芯片内部结构测试电路包括：存储片性能测试电路、存储块性能测试电路、位线性能测试电路和字线性能测试电路中的至少一种。可选地，所述存储器结构还包括设置于所述存储阵列芯片背面区域的通过硅片通道即TSV，所述导电凸块与至少部分所述TAC之间通过所述TSV之间形成电连接。一种存储器结构的制备方法，包括：提供存储阵列芯片和CMOS芯片；在所述存储阵列芯片的存储阵列区域形成穿过所述存储阵列区域的连接TAC；在所述存储阵列芯片的正面形成第一介电层；在所述第一介电层内形成多个第一通孔；在所述存储阵列芯片的背面形成多个导电凸块；在所述CMOS芯片的正面依次层叠形成第一金属图案层和第二介电层；在所述第二介电层内形成多个第二通孔；将所述第一介电层与所述第二介电层相对连接在一起，以使所述存储阵列芯片和CMOS芯片形成上下层叠结构；其中，所述存储阵列芯片内设置有字线连接和位线连接；至少部分所述导电凸块、所述TAC、所述第一通孔、所述第二通孔以及所述第一金属图案层上的金属图案以及所述字线连接之间形成电连接；和/或；至少部分所述导电凸块、所述TAC、所述第一通孔、所述第二通孔以及所述第一金属图案层上的金属图案以及所述位线连接之间形成电连接。可选地，在所述CMOS芯片的正面形成第一金属图案层之前，还包括：在所述CMOS芯片的正面形成测试电路；在所述CMOS芯片的正面形成第一金属图案层具体为：在所述测试电路之上形成第一金属图案层，所述第一金属图案层与所述测试电路之间形成电连接。可选地，所述在所述存储阵列芯片的背面形成多个导电凸块之前，还包括：在所述存储阵列芯片的背面内形成多个通过硅片通道即TSV；所述导电凸块和所述TAC之间通过所述TSV形成电连接；所述在所述存储阵列芯片的背面形成多个导电凸块，具体为：在多个所述TSV之上形成多个导电凸块。一种存储器结构的测试方法，所述测试方法包括：获取用于测试存储器内部待测试结构的测试信号；将所述测试信号通过测试探针经由电连接的导电凸块、TAC、第一通孔、第二通孔、第一金属图案层上的金属图案以及所述字线位线连接输入到待测试结构上；经由与所述待测试结构连接的其它电连接的导电凸块、TAC、第一通孔、第二通孔、第一金属图案层上的金属图案以及所述字线位线连接通过其它测试探针获取所述测试信号的输出信号；根据所述输入信号、输出信号以及待测试结构的内部结构获取所述待测试结构的性能；其中，所述待测试结构为由与金属图案电连接的字线位线连接对应的字线和/或位线对应的结构；可选地，所述待测试结构包括：由第一通孔和第二通孔形成的通孔信号通道以及存储阵列芯片内部各个结构的至少一种。与现有技术相比，本申请至少具有以下优点：通过以上技术方案可知，在CMOS芯片的正面设置有第一金属图案层，如此，设置于该存储器结构内的至少部分所述导电凸块、所述TAC、所述第一通孔、所述第二通孔、所述第一金属图案层上的金属图案以及字线连接之间形成电连接；和/或，设置于该存储器结构内的至少部分所述导电凸块、所述TAC、所述第一通孔、所述第二通孔、所述第一金属图案层上的金属图案以及位线连接之间形成电连接。该形成电连接的各个结构能够为测试信号提供信号通路，如此，测试信号能够由测试探针经由该信号通路输入到待测试结构上，并能够经其它信号通路输出到其它测试探针上，最后根据输入信号、输出信号以及待测试结构的内部结构获取得到该待测试结构的性能。由上可知，本申请提供的存储器结构能够实现对存储器内部性能的测试。附图说明为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。图1为本申请提供的存储器结构示意图；图2为本申请提供的测试通孔信号通道的测试结构示意图；图3为本申请提供的测试通孔信号通道的测试结构示意图；图4为本申请提供的存储器结构的测试方法流程示意图；图5为本申请提供的存储器结构的制备方法的流程示意图；图6A至图6J是本申请提供的存储器结构的制备方法的一本文档来自技高网...

【技术保护点】
一种存储器结构，其特征在于，包括：上下相对放置的存储阵列芯片和CMOS芯片，其中，在所述存储阵列芯片的存储阵列区域设置有穿过所述存储阵列区域的连接TAC；在所述存储阵列芯片的正面设置有第一介电层，所述第一介电层内设置有多个第一通孔；在所述存储阵列芯片的背面设置有多个导电凸块；所述CMOS芯片的正面依次层叠设置有第一金属图案层和第二介电层，所述第二介电层内设置有多个第二通孔；所述第一介电层与所述第二介电层相对连接在一起；所述存储阵列芯片内还设置有字线位线连接；其中，至少部分所述导电凸块、所述TAC、所述第一通孔、所述第二通孔、所述第一金属图案层上的金属图案以及字线连接之间形成电连接；和/或；至少部分所述导电凸块、所述TAC、所述第一通孔、所述第二通孔、所述第一金属图案层上的金属图案以及位线连接之间形成电连接。

【技术特征摘要】
1.一种存储器结构，其特征在于，包括：上下相对放置的存储阵列芯片和CMOS芯片，其中，在所述存储阵列芯片的存储阵列区域设置有穿过所述存储阵列区域的连接TAC；在所述存储阵列芯片的正面设置有第一介电层，所述第一介电层内设置有多个第一通孔；在所述存储阵列芯片的背面设置有多个导电凸块；所述CMOS芯片的正面依次层叠设置有第一金属图案层和第二介电层，所述第二介电层内设置有多个第二通孔；所述第一介电层与所述第二介电层相对连接在一起；所述存储阵列芯片内还设置有字线位线连接；其中，至少部分所述导电凸块、所述TAC、所述第一通孔、所述第二通孔、所述第一金属图案层上的金属图案以及字线连接之间形成电连接；和/或；至少部分所述导电凸块、所述TAC、所述第一通孔、所述第二通孔、所述第一金属图案层上的金属图案以及位线连接之间形成电连接。2.根据权利要求1所述的存储器结构，其特征在于，电连接的所述第一通孔和所述第二通孔形成通孔信号通道；多个所述通孔信号通道通过所述导电凸块、第一通孔和第二通孔、第一金属图案层上的金属图案以及所述位线连接按照特定方式电连接形成测试通孔信号通道性能的测试结构；和/或；多个所述通孔信号通道通过所述导电凸块、第一通孔和第二通孔、第一金属图案层上的金属图案以及所述字线连接按照特定方式电连接形成测试通孔信号通道性能的测试结构。3.根据权利要求2所述的存储器结构，其特征在于，所述测试通孔信号通道性能的测试结构包括多个串联连接的通孔信号通道。4.根据权利要求2所述的存储器结构，其特征在于，所述测试通孔信号通道性能的测试结构包括n个通孔信号通道，所述多个通孔信号通道从所述测试通孔信号通道性能的结构的一端到另一端依次分别为第1个通孔信号通道，第2个通孔信号通道，直至第n个通孔信号通道，其中，第奇数个通孔信号通道并联连接在一起，第偶数个通孔信号通道并联连接在一起，从而形成呈梳状结构的通孔信号通道测试结构；其中，n为正整数。5.根据权利要求1-4任一项所述的存储器结构，其特征在于，所述存储器结构还包括：设置在所述CMOS芯片正面和所述第一金属图案层之间的测试电路，所述测试电路与所述第一金属图案层之间形成电连接。6.根据权利要求5所述的存储器结构，其特征在于，所述测试电路包括存储阵列芯片内部结构测试电路以及通孔信号通道测试电路中的至少一种。7.根据权利要求6所述的存储器结构，其特征在于，所述存储阵列芯片内部结构测试电路包括：存储片性能测试电路、存储块性能测试电路、位线性能测试电路和字线性能测试电路中的至少一种。8.根据权利要求1-4任一项所述的存储器结构，其特征在于，所述存储器结构还包括设置于所述存储阵列芯片背面区域...

【专利技术属性】
技术研发人员：金钟俊，潘锋，李钟硕，吕震宇，李勇娜，宋立东，金允哲，杨伟毅，杨士宁，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北,42