用于非易失性存储器件的感测放大器及相关方法技术

本公开涉及用于非易失性存储器件的感测放大器及相关方法，存储器件包括相变存储(PCM)单元和互补PCM单元的阵列。列解码器耦合至PCM单元和互补PCM单元的阵列，并且感测放大器耦合至列解码器。感测放大器包括被配置为分别接收给定PCM单元和互补PCM单元的第一和第二电流的电流积分器。电流‑电压转换器耦合至电流积分器，并且被配置为接收第一和第二电流，并且分别向第一和第二节点提供给定PCM单元和互补PCM单元的第一和第二电压。逻辑电路耦合至第一和第二节点，并且被配置为响应于第一和第二电压禁用列解码器并使位线电压和互补位线电压放电。

Sensing amplifier for non-volatile memory device and related method

The present disclosure relates to sense amplifiers and related methods for non-volatile memory devices including memory for phase change storage (PCM) units and arrays of complementary PCM units. The column decoder is coupled to an array of PCM units and complementary PCM units, and the sense amplifier is coupled to the column decoder. The sense amplifier includes a current integrator configured to receive the first and second currents of a given PCM cell and a complementary PCM unit, respectively. Current voltage converter coupled to a current integrator and configured to receive the first and second current, and respectively to the first and second nodes of the first and second voltage given PCM unit and complementary PCM unit. The logic circuit is coupled to the first and second nodes and is configured to disable the column decoder in response to the first and second voltages and to cause bit line voltage and complementary bit line voltage to discharge.

【技术实现步骤摘要】
用于非易失性存储器件的感测放大器及相关方法
本专利技术涉及存储器领域，更具体地，涉及用于非易失性存储器件的感测放大器及相关方法。
技术介绍
非易失性相变存储器(PCM)结合有具有在具有不同电特性的相之间切换的能力的材料。例如，这些材料可以在杂乱非晶相与有序晶相或多晶相之间切换，两相与显著不同值的电阻率相关联，从而具有所存储数据的不同值。例如，元素周期表的VI族的元素(诸如碲(Te)、硒(Se)或锑(Sb)，称为硫属化合物或硫族化物材料)可以有利地用于制造相变存储单元。通过局部增加硫族化物材料的单元的温度来获得相变，通过电阻电极(通常已知为加热器)被设置为与硫族化物材料的相应区域接触。选择器件(例如，MOSFET)连接至加热器，并且能够实现通过相应加热器编程电流的通路。电流通过焦耳效应产生相变所需的温度。在读取期间，通过施加足够低而不能引起显著加热的电压，然后通过读取在单元中流动的电流的值来检测硫族化物材料的状态。由于电流与硫族化物材料的导电性成比例，所以可以确定材料的状态，因此确定存储在存储单元中的数据。非易失性存储器包括以行(字线)和列(位线)组织的存储单元的阵列。在PCM的情况下，每个存储单元都通过串联连接的相变存储元件和选择器晶体管形成。基于在输入处接收的逻辑地址信号以及更多的解码方案，列解码器和行解码器能够选择存储单元，具体为选择对应的字线和位线。列解码器可以包括模拟选择开关(由晶体管组成)，其在它们的相应控制端上接收地址信号。选择开关可以根据层级中的树结构来组织，并且它们在每个层级中的数量与组织和存储阵列的大小相关。当使能时，选择开关允许所选位线根据期望实施的操作达到电压和/或电流的确定值。具体地，在编程级或读取级与所选位线之间创建电流路径。通过特定数量的选择开关的串联来限定电流路径，并且对于编程级和读取级来说都是相同的(存储阵列内)。具体地，在电流路径的上游，选择器通常设置用于将路径可选地与编程级或读取级相关联。通常，在用于读取读取级中的数据的感测放大器内生成用于读取操作的位线偏置电压，并且在编程级中的专用编程驱动器内生成用于写入操作的位线偏置电压。感测放大器通过将流入所选存储单元的电流与流入参考单元的参考电流进行比较来执行存储在存储单元中的数据的读取。在PCM的具体情况下，为了执行读取操作，使用低值的电压(例如，300mV和600mV之间)和标准值的电流(例如，在10-20μA的区域中)。用于执行写入的电压通常高于用于读取的值，例如近似比用于读取操作的电压高2V。此外，例如在600μA的区域中使用大电流。此外，在读取期间使用列编码中的快速建立(settling)。在PCM存储器中，感测放大器可以包括三级。第一和第二级通常是差分级，它们分别用作电流积分器和比较器。第三级是设置-重置(SR)锁存器，其锁存并将差分输入转换为单端输出。这种类型的感测放大器的缺陷在于，在比较器的一个臂中总是存在静电流。此外，要求相对较长的预充电时间，这导致降低的生产率和较长的访问时间。现有感测放大器的另一示例可以包括差分I/V转换器和比较器，其被设计为直接从电源电压(VCC)偏置位线。差分结构拒绝同时读写，并且提供在单元读取操作期间发生的噪声。位线放电后读取特征可以实施为降低通过字线上升引起的错误。对于同一字线上的多组单元图案，通过设置单元在所选字线中注入的较高电流增加了电压，从而影响弱设置单元和重置单元的值。在检测设置单元之后降低对应的位线可以减少这种效应。然而，这种类型的感测放大器的缺陷在于，仅在读循环的结尾处由触发器电流采样输出之后切断静电流，因此，经历大电流消耗直到输出被采样。此外，可靠性是PCM单元的用于在特定的持久循环内保持正确数据的重要关注点。现有感测放大器的长时间在位线上的过电压对持久性具有负面影响。
技术实现思路
一种存储器件包括相变存储(PCM)单元和互补PCM单元的阵列、耦合至PCM单元和互补PCM单元的阵列的列解码器、耦合至PCM单元的位线和耦合至互补PCM单元的互补位线。此外，感测放大器耦合至列解码器。感测放大器包括电流积分器，其耦合至第一和第二输出并且被配置为分别接收给定PCM单元和互补PCM单元的第一和第二电流。电流-电压转换器耦合至电流积分器，并且被配置为接收第一和第二电流，并且分别向第一和第二节点提供给定PCM单元和互补PCM单元的第一和第二电压。差分比较器可耦合至第一和第二节点，并且被配置为根据第一和第二电压生成输出信号。逻辑电路可以耦合至第一和第二节点，并且被配置为分别响应于第一和第二电压禁用列解码器并使位线电压和互补位线电压放电。在另一实施例中，公开了一种使用用于存储器件的感测放大器的方法，该存储器件具有相变存储(PCM)单元和互补PCM单元的阵列、耦合至PCM单元和互补PCM单元的阵列的列解码器、耦合至PCM单元的位线以及耦合至互补PCM单元的互补位线。该方法包括：分别将给定PCM单元和互补PCM单元的第一和第二电流转换为第一和第二电压；以及基于第一和第二电压禁用列解码器，并使位线电压和互补位线电压放电。附图说明图1是根据本专利技术实施例的非易失性存储器件(具体为PCM类型)和对应感测放大器的部分的框图；图2是图1的感测放大器的示意性电路图；图3是根据本专利技术的用于生成STOP_READ信号的电路图和逻辑的示意图；图4是根据本专利技术的列解码器的示意性电路图；图5是根据本专利技术的在预充电阶段期间生成PRECH信号的电路的示意性电路图；图6示出了根据本专利技术的感测放大器的三级中的电压电平的定时图；以及图7示出了根据本专利技术的读循环期间的感测放大器的电压电平的定时图。具体实施方式以下将参照示出本专利技术优选实施例的附图完整地描述本专利技术。然而，本专利技术可以以许多不同的形式来实施并且不应被理解为限于本文阐述的实施例。相反，提供这些实施例以使本公开完整，并且对于本领域技术人员来说，其完全覆盖本专利技术的范围。类似的参考标号表示类似的元件，并且撇符号用于表示可选实施例中的相似元件。在图1中，现在描述整体通过参考标号11表示的非易失性存储器件(具体为PCM类型)。具体地，非易失性存储器件包括根据字线WL和位线BL布置的存储单元。通过图1中的示例示出存储单元13及其互补存储单元17。公共字线WL和位线BL及其互补位线BLn分别耦合至单元13及其互补单元17。存储单元13和17均包括相变元件19。相变元件19包括相变材料(例如，硫族化物)，并且能够以与相变材料假设的不同相相关联的电阻等级的形式存储数据。在图1中，相变元件19被描述为具有可变阻抗的电阻器。在所示实施例中，选择元件21是NMOS晶体管，其栅极端连接至字线WL，漏极端连接至相变元件19，并且源极端连接至参考电位(例如，连接至地)。选择元件21被控制为能够在被选择时在相应的读取/编程操作期间使读取/编程电流通过相变元件19。列解码器23耦合在存储单元13及其互补单元17与感测放大器12和偏置电路(未示出)之间。列解码器23被配置为在被选择BL和感测放大器12之间生成电流路径。列解码器23可以包括两个或多个等级的解码。在该具体示例性实施例中，选择开关14和16在它们的终端上接收相应的列解码信号YM和YO。开关15通过用于将BL放电至地的互补信号YM_N本文档来自技高网...

【技术保护点】
一种存储器件，包括：相变存储(PCM)单元和互补PCM单元的阵列；列解码器，耦合至所述PCM单元和所述互补PCM单元的所述阵列，并且具有第一输出和第二输出；位线，耦合至所述PCM单元；互补位线，耦合至所述互补PCM单元；以及感测放大器，耦合至所述列解码器，并包括：电流积分器，耦合至所述第一输出和所述第二输出，并且被配置为分别接收给定PCM单元和互补PCM单元的第一电流和第二电流，电流‑电压转换器，耦合至所述电流积分器，并且被配置为接收所述第一电流和所述第二电流并分别向第一节点和第二节点提供所述给定PCM单元和互补PCM单元的第一电压和第二电压，差分比较器，耦合至所述第一节点和所述第二节点，并且被配置为根据所述第一电压和所述第二电压生成输出信号；和逻辑电路，耦合至所述第一节点和所述第二节点，并且被配置为分别响应于所述第一电压和所述第二电压禁用所述列解码器并使位线电压和互补位线电压放电。

【技术特征摘要】
2015.12.16 US 14/971,4881.一种存储器件，包括：相变存储(PCM)单元和互补PCM单元的阵列；列解码器，耦合至所述PCM单元和所述互补PCM单元的所述阵列，并且具有第一输出和第二输出；位线，耦合至所述PCM单元；互补位线，耦合至所述互补PCM单元；以及感测放大器，耦合至所述列解码器，并包括：电流积分器，耦合至所述第一输出和所述第二输出，并且被配置为分别接收给定PCM单元和互补PCM单元的第一电流和第二电流，电流-电压转换器，耦合至所述电流积分器，并且被配置为接收所述第一电流和所述第二电流并分别向第一节点和第二节点提供所述给定PCM单元和互补PCM单元的第一电压和第二电压，差分比较器，耦合至所述第一节点和所述第二节点，并且被配置为根据所述第一电压和所述第二电压生成输出信号；和逻辑电路，耦合至所述第一节点和所述第二节点，并且被配置为分别响应于所述第一电压和所述第二电压禁用所述列解码器并使位线电压和互补位线电压放电。2.根据权利要求1所述的存储器件，其中所述电流积分器包括耦合在所述位线和所述互补位线之间的均衡晶体管，以在均衡阶段期间选择性地建立所述位线和所述互补位线之间的连接。3.根据权利要求1所述的存储器件，还包括：耦合至所述差分比较器的读取电路。4.根据权利要求1所述的存储器件，其中所述感测放大器被配置为在每个读取循环之后执行预充电操作和电压均衡操作。5.根据权利要求1所述的存储器件，其中每个PCM单元和相应的互补PCM单元均包括相变区域以及与其耦合的选择晶体管。6.根据权利要求2所述的存储器件，其中所述差分比较器的输出被配置为生成使能切换到所述均衡阶段的检测逻辑信号。7.根据权利要求2所述的存储器件，还包括：预充电电路，被配置为在预充电阶段期间将所述位线和所述互补位线充电至电源电压。8.一种感测放大器，耦合至相变存储(PCM)单元和互补PCM单元的阵列，并且具有分别耦合至所述PCM单元和所述互补PCM单元的位线和互补位线，所述感测放大器包括：电流积分器，耦合至第一输出和第二输出，并且被配置为分别接收给定PCM单元和互补PCM单元的第一电流和第二电流，电流-电压转换器，耦合至所述电流积分器，并且被配置为接收所述第一电流和所述第二电...

【专利技术属性】
技术研发人员：M·帕索蒂，M·卡里希米，R·库尔施瑞斯萨，C·奥里奇奥，
申请(专利权)人：意法半导体国际有限公司，意法半导体股份有限公司，
类型：发明
国别省市：荷兰,NL