基于FPGA的曼彻斯特码的编解码器及编解码方法技术

本发明专利技术提供一种基于FPGA的曼彻斯特码的编解码器及编解码方法，所述编码器包括：第一数据接收单元、移位寄存单元、编码时钟、编码处理单元、同步字头信息添加单元及校验位添加单元。本发明专利技术充分利用FPGA的并行处理能力，能够同时对多路仪表的数据进行编解码，从而能够有效地保障数据的传输速率；通过在编解码过程中使用CRC校验及奇偶校验，可以保证传输数据的准确性。

Codec and coding and decoding method of Manchester code based on FPGA

The invention provides a FPGA of the Manchester code coding and decoding method based on the first data encoder includes: a receiving unit, shift register unit, encoding and encoding processing unit, clock synchronization head information adding unit and parity bit adding unit. The invention fully utilizes the parallel processing capabilities of FPGA, simultaneously multi instrument data decoding, which can effectively protect the data transmission rate; through the use of CRC check and parity in the decoding process, can ensure the accuracy of data transmission.

【技术实现步骤摘要】
基于FPGA的曼彻斯特码的编解码器及编解码方法
本专利技术涉及工业智能制造领域，特别是涉及一种基于FPGA的曼彻斯特码的编解码器及编解码方法。
技术介绍
现场总线技术以其高度的开放性、更高额传输精度和可互操作性在工业自动化领域获得了越来越多的应用。在传统工业领域，下层仪表通过现场总线的方式与控制系统进行通讯，总线常采用菊花链式的拓扑结构，控制系统通过总线上的曼彻斯特码获取仪表上传的各种信息。由于这种两线制通讯方式所有仪表共享总线，一旦总线出现问题可能造成整个通讯网络的崩溃。同时其传输速率低(仅为31.25kps)，随着总线负载仪表的增多其传输距离逐渐下降。针对现行的两线制通讯的缺陷，一种改进思路为将下层多个仪表的数据通过一个网关进行汇聚，网关和仪表之间采用点对点的通讯方式。由于网关汇聚了多路仪表上传的信息，如何保证数据能够快速无误的传送到控制系统，是一个亟待解决的问题。
技术实现思路
鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种基于FPGA的曼彻斯特码的编码方法，充分利用FPGA的并行处理能力，能够同时对多路仪表的数据进行编解码，从而保障数据能够快速无误的通过现场总线传输。为实现上述目的的他相关目的，本专利技术提供一种基于FPGA的曼彻斯特码的编码器，所述编码器包括：第一数据接收单元、移位寄存单元、编码时钟、编码处理单元、同步字头信息添加单元及校验位添加单元；所述第一数据接收单元与数据发送端及所述移位寄存单元电连接，适于接收原始二进制数据，并将接收的所述原始二进制数据传输至所述移位寄存单元存储；所述编码时钟适于获取位率时钟信号；所述编码处理单元与所述移位寄存单元、所述编码时钟及所述同步字头信息添加单元电连接，适于将所述位率时钟信号及所述原始二进制数据异或得到曼彻斯特码的数据位，并将得到的所述曼彻斯特码的数据位发送至所述同步字头信息添加单元；所述同步字头信息添加单元适于在所述曼彻斯特码的数据位的前面添加同步字头信息；所述校验位添加单元适于在添加了所述同步字头信息的曼彻斯特码的数据位的后面添加CRC校验位及奇偶校验位。作为本专利技术的基于FPGA的曼彻斯特码的编码器的一种优选方案，所述编码器还包括第一数据输出单元，适于将得到的曼彻斯特码输出。本专利技术还提供一种基于FPGA的曼彻斯特码的编码方法，所述编码方法包括以下步骤：11)接收原始二进制数据并存储；12)获取位率时钟信号，将所述位率时钟信号与步骤1)接收的所述二进制数据进行异或得到曼彻斯特码的数据位；13)在所述曼彻斯特码的数据位的前面添加同步字头信息，并在所述曼彻斯特码的数据位的后面添加CRC校验位及奇偶校验位以得到所需的曼彻斯特码。作为本专利技术的基于FPGA的曼彻斯特码的编码方法的一种优选方案，步骤13)之后，还包括将步骤13)得到的曼彻斯特码串行输出的步骤。本专利技术还提供一种基于FPGA的曼彻斯特码的解码器，所述解码器包括：第二数据接收单元、高频时钟、解码处理单元、CRC校验单元及奇偶校验单元；所述第二数据接收单元适于接收如上述任一方案中所述的编码器生成的曼彻斯特码，所述曼彻斯特码包括同步字头信息、数据位、CRC校验位及奇偶校验位；所述高频时钟适于检测所述曼彻斯特码中的所述同步字头信息；所述解码处理单元适于对曼彻斯特码的数据位进行解码，并得到二进制码；所述CRC校验单元适于对解码得到的所述二进制码进行CRC校验；所述奇偶校验单元适于对解码得到的所述二进制码进行奇偶校验。作为本专利技术的基于FPGA的曼彻斯特码的解码器的一种优选方案，所述解码器还包括第二数据输出单元，适于将校验后的二进制码输出。本专利技术还提供一种基于FPGA的曼彻斯特码的解码方法，所述解码方法包括以下步骤：21)接收上述方案中所述的编码方法得到的曼彻斯特码；22)检测所述曼彻斯特码中的同步字头信息；23)检测到所述同步字头信息之后对曼彻斯特码的数据位进行解码，以得到二进制码；24)对所述二进制码依次进行CRC校验及奇偶校验。作为本专利技术的基于FPGA的曼彻斯特码的解码方法的一种优选方案，步骤22)中，使用高频时钟扫描以检测所述曼彻斯特码中的所述同步字头信息。作为本专利技术的基于FPGA的曼彻斯特码的解码方法的一种优选方案，步骤23)中，检测到所述同步字头信息之后对曼彻斯特码的数据位进行解码，以得到二进制码的具体方法为：通过高频时钟扫描高低电平持续周期的长短判定二进制码为“1”或“0”。作为本专利技术的基于FPGA的曼彻斯特码的解码方法的一种优选方案，步骤24)之后，还包括将步骤24)校验后的二进制码输出的步骤。本专利技术还提供一种基于FPGA的曼彻斯特码的编解码器，所述编解码器包括：编码器及解码器；所述编码器包括：第一数据接收单元、移位寄存单元、编码时钟、编码处理单元、同步字头信息添加单元及校验位添加单元；所述第一数据接收单元与数据发送端及所述移位寄存单元电连接，适于接收原始二进制数据，并将接收的所述原始二进制数据传输至所述移位寄存单元存储；所述编码时钟适于获取位率时钟信号；所述编码处理单元与所述移位寄存单元、所述编码时钟及所述同步字头信息添加单元电连接，适于将所述位率时钟信号及所述原始二进制数据异或得到曼彻斯特码的数据位，并将得到的所述曼彻斯特码的数据位发送至所述同步字头信息添加单元；所述同步字头信息添加单元适于在所述曼彻斯特码的数据位的前面添加同步字头信息；所述校验位添加单元适于在添加了所述同步字头信息的曼彻斯特码的数据位的后面添加CRC校验位及奇偶校验位；所述解码器包括：第二数据接收单元、高频时钟、解码处理单元、CRC校验单元及奇偶校验单元；所述第二数据接收单元适于接收所述编码器生成的曼彻斯特码，所述曼彻斯特码包括同步字头信息、数据位、CRC校验位及奇偶校验位；所述高频时钟适于检测所述曼彻斯特码中的所述同步字头信息；所述解码处理单元适于对曼彻斯特码的数据位进行解码，并得到二进制码；所述CRC校验单元适于对解码得到的所述二进制码进行CRC校验；所述奇偶校验单元适于对解码得到的所述二进制码进行奇偶校验。作为本专利技术的基于FPGA的曼彻斯特码的编解码器的一种优选方案，所述编码器还包括第一数据输出单元，适于将得到的曼彻斯特码传输给所述解码器；所述解码器还包括第二数据输出单元，适于将校验后的二进制码输出。本专利技术还提供一种基于FPGA的曼彻斯特码的编解码方法，所述编解码方法包括编码方法及解码方法：所述编码方法包括以下步骤：11)接收原始二进制数据并存储；12)获取位率时钟信号，将所述位率时钟信号与步骤1)接收的所述二进制数据进行异或得到曼彻斯特码的数据位；13)在所述曼彻斯特码的数据位的前面添加同步字头信息，并在所述曼彻斯特码的数据位的后面添加CRC校验位及奇偶校验位以得到所需的曼彻斯特码；所述解码方法包括以下步骤：21)接收步骤13)得到的所述曼彻斯特码；22)检测所述曼彻斯特码中的同步字头信息；23)检测到所述同步字头信息之后对曼彻斯特码的数据位进行解码，以得到二进制码；24)对所述二进制码依次进行CRC校验及奇偶校验。作为本专利技术的基于FPGA的曼彻斯特码的编解码方法的一种优选方案，步骤22)中，使用高频时钟扫描以检测所述曼彻斯特码中的所述同步字头信息。作为本专利技术的基于FPGA的曼彻斯特码本文档来自技高网...

【技术保护点】
一种基于FPGA的曼彻斯特码的编码器，其特征在于，所述编码器包括：第一数据接收单元、移位寄存单元、编码时钟、编码处理单元、同步字头信息添加单元及校验位添加单元；所述第一数据接收单元与数据发送端及所述移位寄存单元电连接，适于接收原始二进制数据，并将接收的所述原始二进制数据传输至所述移位寄存单元存储；所述编码时钟适于获取位率时钟信号；所述编码处理单元与所述移位寄存单元、所述编码时钟及所述同步字头信息添加单元电连接，适于将所述位率时钟信号及所述原始二进制数据异或得到曼彻斯特码的数据位，并将得到的所述曼彻斯特码的数据位发送至所述同步字头信息添加单元；所述同步字头信息添加单元适于在所述曼彻斯特码的数据位的前面添加同步字头信息；所述校验位添加单元适于在添加了所述同步字头信息的曼彻斯特码的数据位的后面添加CRC校验位及奇偶校验位。

【技术特征摘要】
1.一种基于FPGA的曼彻斯特码的编码器，其特征在于，所述编码器包括：第一数据接收单元、移位寄存单元、编码时钟、编码处理单元、同步字头信息添加单元及校验位添加单元；所述第一数据接收单元与数据发送端及所述移位寄存单元电连接，适于接收原始二进制数据，并将接收的所述原始二进制数据传输至所述移位寄存单元存储；所述编码时钟适于获取位率时钟信号；所述编码处理单元与所述移位寄存单元、所述编码时钟及所述同步字头信息添加单元电连接，适于将所述位率时钟信号及所述原始二进制数据异或得到曼彻斯特码的数据位，并将得到的所述曼彻斯特码的数据位发送至所述同步字头信息添加单元；所述同步字头信息添加单元适于在所述曼彻斯特码的数据位的前面添加同步字头信息；所述校验位添加单元适于在添加了所述同步字头信息的曼彻斯特码的数据位的后面添加CRC校验位及奇偶校验位。2.根据权利要求2所述的基于FPGA的曼彻斯特码的编码器，其特征在于：所述编码器还包括第一数据输出单元，适于将得到的曼彻斯特码输出。3.一种基于FPGA的曼彻斯特码的编码方法，其特征在于，所述编码方法包括以下步骤：11)接收原始二进制数据并存储；12)获取位率时钟信号，将所述位率时钟信号与步骤1)接收的所述二进制数据进行异或得到曼彻斯特码的数据位；13)在所述曼彻斯特码的数据位的前面添加同步字头信息，并在所述曼彻斯特码的数据位的后面添加CRC校验位及奇偶校验位以得到所需的曼彻斯特码。4.根据权利要求3所述的基于FPGA的曼彻斯特码的编码方法，其特征在于：步骤13)之后，还包括将步骤13)得到的曼彻斯特码串行输出的步骤。5.一种基于FPGA的曼彻斯特码的解码器，其特征在于，所述解码器包括：第二数据接收单元、高频时钟、解码处理单元、CRC校验单元及奇偶校验单元；所述第二数据接收单元适于接收如权利要求1或2所述的编码器生成的曼彻斯特码，所述曼彻斯特码包括同步字头信息、数据位、CRC校验位及奇偶校验位；所述高频时钟适于检测所述曼彻斯特码中的所述同步字头信息；所述解码处理单元适于对曼彻斯特码的数据位进行解码，并得到二进制码；所述CRC校验单元适于对解码得到的所述二进制码进行CRC校验；所述奇偶校验单元适于对解码得到的所述二进制码进行奇偶校验。6.根据权利要求5所述的基于FPGA的曼彻斯特码的解码器，其特征在于：所述解码器还包括第二数据输出单元，适于将校验后的二进制码输出。7.一种基于FPGA的曼彻斯特码的解码方法，其特征在于，所述解码方法包括以下步骤：21)接收如权利要求3或4所述的编码方法得到的曼彻斯特码；22)检测所述曼彻斯特码中的同步字头信息；23)检测到所述同步字头信息之后对曼彻斯特码的数据位进行解码，以得到二进制码；24)对所述二进制码依次进行CRC校验及奇偶校验。8.根据权利要求7所述的基于FPGA的曼彻斯特码的解码方法，其特征在于：步骤22)中，使用高频时钟扫描以检测所述曼彻斯特码中的所述同步字头信息。9.根据权利要求7所述的基于FPGA的曼彻斯特码的解码方法，其特征在于：步骤23)中，检测到所述同步字头信息之后对曼彻斯特码的数据位进行解码，以得到二进制码的具体方法为：通过高频时钟扫描高低电...

【专利技术属性】
技术研发人员：张椅，
申请(专利权)人：重庆川仪自动化股份有限公司，
类型：发明
国别省市：重庆,50