降低SOI衬底电容效应的衬底结构及其制备方法技术

本发明专利技术提出了一种降低SOI衬底电容效应的衬底结构及其制备方法，在SOI衬底中形成浅沟槽隔离，并形成沟槽贯穿所述浅沟槽隔离及氧化层，在沟槽中形成富陷阱层，使其与衬底相连，富陷阱层能够进行自由载流子的捕获，避免造成SOI衬底电容特性异常；此外，富陷阱层与栅极可以同时形成，能够降低制作成本。

Substrate structure for reducing capacitance effect of SOI substrate and preparation method thereof

The invention provides a method for reducing SOI substrate capacitance effect of substrate structure and preparation method thereof, forming a shallow trench isolation on SOI substrate, and forming a trench through the shallow trench isolation and the oxide layer, forming the rich trap layer in the trench, which connected to the substrate, the rich layer can trap capture free carrier, to avoid abnormal SOI substrate capacitance characteristics; in addition, the rich trap layer and the grid can be formed at the same time, can reduce the production cost.

【技术实现步骤摘要】
降低SOI衬底电容效应的衬底结构及其制备方法
本专利技术涉及半导体制造领域，尤其涉及一种降低SOI衬底电容效应的衬底结构及其制备方法。
技术介绍
绝缘体上硅(SOI)技术在90年代后期首次被商业化。绝缘体上硅SOI技术的定义性特性是其内形成电路的半导体区与体衬底被电绝缘层隔离。将电路与体衬底隔离的一个优点是寄生电容显著减小，寄生电容允许达到更理想的功率-速度性能水平。因此，SOI结构对于高频应用，比如射频(RF)通信电路而言尤其有吸引力。由于消费者的需求加剧了RF通信电路所面临的功率限制，因此SOI技术的重要性持续增加。通常情况下，器件的金属连线会形成在SOI衬底上，这就使SOI衬底构成了一电容结构。当对器件进行施加电压或电流信号时，SOI衬底构成的电容便会影响其电容特性，导致输出信号被扭曲。现有技术中，为了解决上述问题，通常会使用富陷阱层SOI衬底。具体的，请参考图1，其包括硅衬底10，形成在硅衬底10表面的富陷阱层20，形成在富陷阱层20表面的氧化层30以及形成在氧化层30表面的顶层硅40。其中，后续会在顶层硅40上形成器件以及金属连线。所述富陷阱层20材质为未掺杂的多晶硅，其具有较多的悬浮键，从而能够在顶层硅40金属连线中具有电流时，降低其与富陷阱层SOI衬底之间的电容影响，从而使其电容特性稳定，避免输出信号被扭曲。然而，富陷阱层SOI衬底的造价十分昂贵，使用其进行量产会极大的增加制作成本。
技术实现思路
本专利技术的目的在于提供一种降低SOI衬底电容效应的衬底结构及其制备方法，能够降低SOI衬底的电容效应，并且制作简单，成本低廉。为了实现上述目的，本专利技术提出了一种降低SOI衬底电容效应的衬底结构，包括：衬底、氧化层、顶层硅、浅沟槽隔离、沟槽及富陷阱层；其中，所述氧化层形成在所述衬底表面，所述顶层硅及浅沟槽隔离均形成在所述氧化层表面，所述沟槽贯穿所述浅沟槽隔离及氧化层，暴露出部分所述衬底，所述富陷阱层填充于所述沟槽内，所述富陷阱层的厚度小于所述沟槽的深度。进一步的，在所述的降低SOI衬底电容效应的衬底结构中，所述沟槽的宽度小于等于所述富陷阱层的厚度的2倍。进一步的，在所述的降低SOI衬底电容效应的衬底结构中，所述沟槽为多个平行排列的条状沟槽。进一步的，在所述的降低SOI衬底电容效应的衬底结构中，所述沟槽为多个垂直交错排列的网格状沟槽。进一步的，在所述的降低SOI衬底电容效应的衬底结构中，所述富陷阱层为未掺杂的多晶硅。在本实施例中，还提出了一种降低SOI衬底电容效应的衬底结构的制备方法，用于制备如上文所述的降低SOI衬底电容效应的衬底结构，包括步骤：提供SOI衬底，所述SOI衬底包括衬底，形成在所述衬底上的氧化层及形成在所述氧化层上的顶层硅；刻蚀所述顶层硅，暴露出所述部分氧化层，并在暴露出的氧化层表面形成浅沟槽隔离；在所述顶层硅表面形成栅氧化层；依次刻蚀所述浅沟槽隔离和氧化层，形成沟槽；在所述沟槽中，所述栅氧化层和浅沟槽隔离表面形成富陷阱层；刻蚀所述富陷阱层，在所述栅氧化层表面形成栅极，并使所述沟槽中残留部分富陷阱层。进一步的，在所述的降低SOI衬底电容效应的衬底结构的制备方法中，所述浅沟槽隔离材质为二氧化硅。进一步的，在所述的降低SOI衬底电容效应的衬底结构的制备方法中，所述沟槽的深度小于等于所述富陷阱层的厚度的2倍。进一步的，在所述的降低SOI衬底电容效应的衬底结构的制备方法中，所述沟槽为多个平行排列的条状沟槽。进一步的，在所述的降低SOI衬底电容效应的衬底结构的制备方法中，所述沟槽为多个垂直交错排列的网格状沟槽。进一步的，在所述的降低SOI衬底电容效应的衬底结构的制备方法中，所述富陷阱层为未掺杂的多晶硅。与现有技术相比，本专利技术的有益效果主要体现在：在SOI衬底中形成浅沟槽隔离，并形成沟槽贯穿所述浅沟槽隔离及氧化层，在沟槽中形成富陷阱层，使其与衬底相连，富陷阱层能够进行自由载流子的捕获，避免造成SOI衬底电容特性异常；此外，富陷阱层与栅极可以同时形成，能够降低制作成本。附图说明图1为现有技术中富陷阱层SOI衬底的结构示意图；图2至图4为本专利技术一实施例中降低SOI衬底电容效应的衬底结构的制备过程剖面示意图；图5和图6为沟槽不同的降低SOI衬底电容效应的衬底结构的俯视图。具体实施方式下面将结合示意图对本专利技术的降低SOI衬底电容效应的衬底结构及其制备方法进行更详细的描述，其中表示了本专利技术的优选实施例，应该理解本领域技术人员可以修改在此描述的本专利技术，而仍然实现本专利技术的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本专利技术的限制。为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本专利技术由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。在下列段落中参照附图以举例方式更具体地描述本专利技术。根据下面说明和权利要求书，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。请参考图2至图4，在本实施例中，提出了一种降低SOI衬底电容效应的衬底结构，包括：衬底100、氧化层200、顶层硅600、浅沟槽隔离300、沟槽400及富陷阱层700；其中，所述氧化层200形成在所述衬底100表面，所述顶层硅600及浅沟槽隔离300均形成在所述氧化层200表面，所述沟槽400贯穿所述浅沟槽隔离300及氧化层200，暴露出部分所述衬底100，所述富陷阱层700填充于所述沟槽400内，所述富陷阱层700的厚度小于所述沟槽400的深度。具体的，所述沟槽400的宽度a小于等于所述富陷阱层的厚度的2倍，从而可以方便富陷阱层700填充在所述沟槽400内。请参考图5，所述沟槽400为多个平行排列的条状沟槽，多个沟槽400中均填充富陷阱层700，从而能够更好的避免SOI衬底电容特性的影响。除此之外，请参考图6，所述沟槽400还可以为多个垂直交错排列的网格状沟槽。在本实施例中，所述富陷阱层700为未掺杂的多晶硅。在本实施例的另一方面还提出了一种降低SOI衬底电容效应的衬底结构的制备方法，用于制备如上文所述的降低SOI衬底电容效应的衬底结构，包括步骤：提供SOI衬底，所述SOI衬底包括衬底100，形成在所述衬底100上的氧化层200及形成在所述氧化层200上的顶层硅600；刻蚀所述顶层硅600，暴露出所述部分氧化层200，并在暴露出的氧化层200表面形成浅沟槽隔离300；在所述顶层硅600表面形成栅氧化层500；依次刻蚀所述浅沟槽隔离300和氧化层200，形成沟槽400；在所述沟槽400中，所述栅氧化层500和浅沟槽隔离300表面形成富陷阱层700；刻蚀所述富陷阱层700，在所述栅氧化层500表面形成栅极710，并使所述沟槽400中残留部分富陷阱层700。当进行刻蚀时，只需要使用一道光罩，以形成栅极710即可，对于沟槽400中的富陷阱层700并不需要额外的光罩，因为，刻蚀时，沟槽400内刻蚀速本文档来自技高网...

【技术保护点】
一种降低SOI衬底电容效应的衬底结构，其特征在于，包括：衬底、氧化层、顶层硅、浅沟槽隔离、沟槽及富陷阱层；其中，所述氧化层形成在所述衬底表面，所述顶层硅及浅沟槽隔离均形成在所述氧化层表面，所述沟槽贯穿所述浅沟槽隔离及氧化层，暴露出部分所述衬底，所述富陷阱层填充于所述沟槽内，所述富陷阱层的厚度小于所述沟槽的深度。

【技术特征摘要】
1.一种降低SOI衬底电容效应的衬底结构，其特征在于，包括：衬底、氧化层、顶层硅、浅沟槽隔离、沟槽及富陷阱层；其中，所述氧化层形成在所述衬底表面，所述顶层硅及浅沟槽隔离均形成在所述氧化层表面，所述沟槽贯穿所述浅沟槽隔离及氧化层，暴露出部分所述衬底，所述富陷阱层填充于所述沟槽内，所述富陷阱层的厚度小于所述沟槽的深度。2.如权利要求1所述的降低SOI衬底电容效应的衬底结构，其特征在于，所述沟槽的宽度小于等于所述富陷阱层的厚度的2倍。3.如权利要求1所述的降低SOI衬底电容效应的衬底结构，其特征在于，所述沟槽为多个平行排列的条状沟槽。4.如权利要求1所述的降低SOI衬底电容效应的衬底结构，其特征在于，所述沟槽为多个垂直交错排列的网格状沟槽。5.如权利要求1所述的降低SOI衬底电容效应的衬底结构，其特征在于，所述富陷阱层为未掺杂的多晶硅。6.一种降低SOI衬底电容效应的衬底结构的制备方法，用于制备如权利要求1中所述的降低SOI衬底电容效应的衬底结构，其特征在于，包括步骤：提供SOI衬底，所...

【专利技术属性】
技术研发人员：刘张李，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海,31