一种前向纠错电路、高速串行收发器及可编程逻辑器件制造技术

本发明专利技术提供了一种前向纠错电路、高速串行收发器及可编程逻辑器件，该高速串行收发器包括PMA电路与PCS电路以及FEC电路，FEC电路设置在PMA电路与PCS电路之间，用于使用BCH码进行纠错。本发明专利技术在传统HSST电路中增加FEC电路，能够有效的降低传输误码率，采用BCH码实现FEC功能，由于BCH码是在2进制域内运行，因此BCH码译码电路比RS码的译码电路相对简单很多，能有效的降低电路设计的复杂度。

【技术实现步骤摘要】
一种前向纠错电路、高速串行收发器及可编程逻辑器件
本专利技术涉及集成电路设计领域，尤其涉及一种前向纠错电路、高速串行收发器及可编程逻辑器件。
技术介绍
HSST(HighSpeedSerialTransceiver，高速串行收发器)是当今无线通信、云计算以及大数据中心的基础，随着HSST的速度不断提高，其传输误码率性能受到很大挑战。
技术实现思路
本专利技术提供了一种前向纠错电路、高速串行收发器及可编程逻辑器件，以解决现有HSST传输误码率性能较低的问题。本专利技术提供了一种用于高速串行收发器的FEC(ForwardErrorCorrect，前向纠错)电路，设置在物理介质连接PMA电路与协议编码子层PCS电路之间，用于使用BCH码进行纠错，前向纠错FEC电路包括：编码模块及译码模块，编码模块用于在发送方向，接收协议编码子层PCS电路进行处理及时钟域转换得到的待发送数据，并将待发送数据进行编码，在编码后将校验位添加在信息位后，传输至物理介质连接PMA电路，译码模块用于在接收方向，接收物理介质连接PMA电路进行解串后得到的待处理数据，并对待处理数据进行解码与纠错，将纠正后的待处理数据发送到协议编码子层PCS电路。进一步的，还包括时钟选择电路，时钟选择电路用于根据应用场景选择发送时钟及接收时钟，并将发送时钟传输至编码模块，将接收时钟传输至译码模块。进一步的，时钟选择电路用于根据应用场景，确定业务类型，根据业务类型确定时钟参数，选择时钟参数对应的发送时钟及接收时钟，时钟参数包括时钟频率及时钟类型。进一步的，编码模块包括校验模块及合并模块，校验模块用于使用BCH码对输入数据进行校验，得到校验值，合并模块用于将校验值作为校验位添加在信息位后。进一步的，译码模块包括：缓存模块、计算模块及纠错模块，缓存模块用于存储待处理数据，计算模块用于使用BCH码对待处理数据进行错误计算，得到计算结果，纠错模块用于根据计算结果对待处理数据进行纠错。进一步的，计算模块包括两路相互独立的、并行的译码电路，以及状态机，状态机用于根据译码场景，选择使能一路或者两路译码电路。进一步的，译码电路包括校正子计算器件、解关键方程器件及错误搜索器件，校正子计算器件用于计算待处理数据的校正子，并输出至解关键方程器件，解关键方程器件对校正子进行错误求解，并输出求解结果至错误搜索器件，错误搜索器件用于根据求解结果确定待处理数据的错误位置，并输出至纠错模块，供其进行纠错。进一步的，译码电路包括至少两个校正子计算器件及至少两个错误搜索器件，至少两个校正子计算器件及至少两个错误搜索器件分时复用一个解关键方程器件。本专利技术提供了一种用于可编程逻辑器件的高速串行收发器，包括：物理介质连接PMA电路与协议编码子层PCS电路、以及本专利技术提供的前向纠错FEC电路，前向纠错FEC电路设置在物理介质连接PMA电路与协议编码子层PCS电路之间，用于使用BCH码进行纠错，在发送方向，接收协议编码子层PCS电路进行处理及时钟域转换得到的待发送数据，并将待发送数据进行编码，在编码后将校验位添加在信息位后，传输至物理介质连接PMA电路，在接收方向，接收物理介质连接PMA电路进行解串后得到的待处理数据，并对待处理数据进行解码与纠错，将纠正后的待处理数据发送到协议编码子层PCS电路。本专利技术提供了一种可编程逻辑器件，包括：核心电路以及本专利技术提供的高速串行收发器。本专利技术的有益效果：本专利技术提供了一种前向纠错FEC电路，该前向纠错FEC电路应用在传统HSST电路中，能够满足一些新的协议应用，同时能够有效的降低传输误码率，采用BCH码实现FEC功能，由于BCH码是在2进制域内运行，因此BCH码译码电路比RS码的译码电路相对简单很多，能有效的降低电路设计的复杂度。进一步的，FEC电路采用并行流水结构，能够有效的提高带宽；对解关键方程器件KeyEquitationSolver电路模块时分复用，能够有效的降低电路面积。附图说明图1为本专利技术第一实施例提供的HSST电路的结构示意图；图2为本专利技术第二实施例提供的HSST电路的电路连接图；图3为本专利技术第二实施例涉及的BCH码字构造示意图；图4为本专利技术第二实施例提供的FEC电路的电路连接图；图5为本专利技术第二实施例提供的BCH译码电路的电路连接图。具体实施方式现通过具体实施方式结合附图的方式对本专利技术做输出进一步的诠释说明。第一实施例：图1为本专利技术第一实施例提供的HSST电路的结构示意图，由图1可知，在本实施例中，本专利技术提供的HSST电路包括：物理介质连接PMA电路11与协议编码子层PCS电路12、前向纠错FEC电路13，前向纠错FEC电路13设置在物理介质连接PMA电路11与协议编码子层PCS电路12之间，用于使用BCH码进行纠错，在发送方向，接收协议编码子层PCS电路12进行处理及时钟域转换得到的待发送数据，并将待发送数据进行编码，在编码后将校验位添加在信息位后，传输至物理介质连接PMA电路11，在接收方向，接收物理介质连接PMA电路11进行解串后得到的待处理数据，并对待处理数据进行解码与纠错，将纠正后的待处理数据发送到协议编码子层PCS电路12。对应的，本专利技术提供了一种可编程逻辑器件，包括：核心电路以及本专利技术提供的高速串行收发器。在一些实施例中，如图1所示，本专利技术提供的用于高速串行收发器的FEC电路13设置在物理介质连接PMA电路与协议编码子层PCS电路之间，用于使用BCH码进行纠错，前向纠错FEC电路包括：编码模块131及译码模块132，编码模块用于在发送方向，接收协议编码子层PCS电路进行处理及时钟域转换得到的待发送数据，并将待发送数据进行编码，在编码后将校验位添加在信息位后，传输至物理介质连接PMA电路，译码模块用于在接收方向，接收物理介质连接PMA电路进行解串后得到的待处理数据，并对待处理数据进行解码与纠错，将纠正后的待处理数据发送到协议编码子层PCS电路。在一些实施例中，上述实施例中的FEC电路还包括时钟选择电路，时钟选择电路用于根据应用场景选择发送时钟及接收时钟，并将发送时钟传输至编码模块，将接收时钟传输至译码模块。在一些实施例中，上述实施例中的时钟选择电路用于根据应用场景，确定业务类型，根据业务类型确定时钟参数，选择时钟参数对应的发送时钟及接收时钟，时钟参数包括时钟频率及时钟类型。在一些实施例中，上述实施例中的编码模块包括校验模块及合并模块，校验模块用于使用BCH码对输入数据进行校验，得到校验值，合并模块用于将校验值作为校验位添加在信息位后。在一些实施例中，上述实施例中的译码模块包括：缓存模块、计算模块及纠错模块，缓存模块用于存储待处理数据，计算模块用于使用BCH码对待处理数据进行错误计算，得到计算结果，纠错模块用于根据计算结果对待处理数据进行纠错。在一些实施例中，上述实施例中的计算模块包括两路相互独立的、并行的译码电路，以及状态机，状态机用于根据译码场景，选择使能一路或者两路译码电路。在一些实施例中，上述实施例中的译码电路包括校正子计算器件、解关键方程器件及错误搜索器件，校正子计算器件用于计算待处理数据的校正子，并输出至解关键方程器件，解关键方程器件对校正子进行错误求解，并输出求解结果至错误搜索器件，错误搜索器件用于根据求解结果确定待处理数据的错误本文档来自技高网...

【技术保护点】
一种用于高速串行收发器的前向纠错电路，其特征在于，设置在物理介质连接电路与协议编码子层电路之间，用于使用BCH码进行纠错，所述前向纠错电路包括：编码模块及译码模块，所述编码模块用于在发送方向，接收所述协议编码子层电路进行处理及时钟域转换得到的待发送数据，并将所述待发送数据进行编码，在编码后将校验位添加在信息位后，传输至所述物理介质连接电路，所述译码模块用于在接收方向，接收所述物理介质连接电路进行解串后得到的待处理数据，并对所述待处理数据进行解码与纠错，将纠正后的待处理数据发送到所述协议编码子层电路。

【技术特征摘要】
1.一种用于高速串行收发器的前向纠错电路，其特征在于，设置在物理介质连接电路与协议编码子层电路之间，用于使用BCH码进行纠错，所述前向纠错电路包括：编码模块及译码模块，所述编码模块用于在发送方向，接收所述协议编码子层电路进行处理及时钟域转换得到的待发送数据，并将所述待发送数据进行编码，在编码后将校验位添加在信息位后，传输至所述物理介质连接电路，所述译码模块用于在接收方向，接收所述物理介质连接电路进行解串后得到的待处理数据，并对所述待处理数据进行解码与纠错，将纠正后的待处理数据发送到所述协议编码子层电路。2.如权利要求1所述的前向纠错电路，其特征在于，还包括时钟选择电路，所述时钟选择电路用于根据应用场景选择发送时钟及接收时钟，并将所述发送时钟传输至所述编码模块，将所述接收时钟传输至所述译码模块。3.如权利要求2所述的前向纠错电路，其特征在于，所述时钟选择电路用于根据应用场景，确定业务类型，根据业务类型确定时钟参数及时钟类型，选择所述时钟参数对应的发送时钟及接收时钟，所述时钟参数包括时钟频率。4.如权利要求1所述的前向纠错电路，其特征在于，所述编码模块包括校验模块及合并模块，所述校验模块用于使用BCH码对输入数据进行校验，得到校验值，所述合并模块用于将所述校验值作为校验位添加在信息位后。5.如权利要求1至4任一项所述的前向纠错电路，其特征在于，所述译码模块包括：缓存模块、计算模块及纠错模块，所述缓存模块用于存储所述待处理数据，所述计算模块用于使用BCH码对所述待处理数据进行错误计算，得到计算结果，所述纠错模块用于根据所述计算结果对所述待处理数据进行...

【专利技术属性】
技术研发人员：刘应，
申请(专利权)人：深圳市紫光同创电子有限公司，
类型：发明
国别省市：广东,44