一种缓解SET效应的VCO偏置电路制造技术

一种缓解SET效应的VCO偏置电路，针对压控振荡器中偏置电路在辐照条件下出现电压抖动而导致输出频率异常现象，本发明专利技术根据分压原理，将冗余偏置单元串联电阻后并联，降低在单一敏感点上电压抖动而引起的偏置电压抖动。本电路中通过使用电阻替代晶体管，减少了电路敏感点的数量。在通常状态下，由于电阻上不通过电流，电阻两侧的电压相等，当SET的发生时，电阻两侧节点电压发生改变，而电阻并联的方式可有效的降低电阻两侧的电压改变量，而并联电阻的路数越多，对电压的抑制作用越大，但引入的电路开销越大，本发明专利技术在设计时合理的考虑电路开销与加固效果之间的关系，选择了三路并联结构，减少了SET带来的影响，提高了电路的抗辐照性能。

【技术实现步骤摘要】
一种缓解SET效应的VCO偏置电路
本专利技术涉及一种缓解SET效应的VCO偏置电路，属于CMOS模拟电路

技术介绍
压控振荡器(VCO)是锁相环的主要组成部分，受电荷泵输出的控制电压控制，产生具有固定频率的震荡信号，并通过分频等操作最终形成锁相环的输出时钟。压控震荡器主要由偏置单元和环振延迟单元(delaybuffer)组成，偏置单元向延迟单元中的电流源晶体管提供偏置电压。控振荡器对于单粒子瞬态效应(SET)效应非常敏感，高能量粒子在入射时会造成震荡频率的大幅变化通常，针对压控振荡器的加固措施主要分为两部分，即针对环振延迟单元的加固与针对偏置电路(Bias)的加固。对于延迟单元，由于SET所造成的扰动经每一级后均会衰减，以5级环振电路为例，当第一级延迟单元遭到单粒子轰击后，其在低5级产生的扰动将会衰减数百倍，增大环振电路的级数(7～21)可以有效的减小SET在环振延迟单元上的影响,故对压控振荡器的加固难点集中在了偏置电路上。
技术实现思路
本专利技术解决的技术问题为：克服现有技术不足，提供一种缓解SET效应的VCO偏置电路，根据分压原理，提出了一种针对偏置单元进行冗余加固的设计方法，将冗余偏置单元串联电阻后并联，降低在某一敏感点上电压抖动而引起的偏置电压抖动。本专利技术解决的技术方案为：一种缓解SET效应的VCO偏置电路，包括：电阻R1、R2、R3、R4、R5、R6、R7、R8、R9、PMOS晶体管MP1、PMOS晶体管MP2、PMOS晶体管MP3、PMOS晶体管MP4、PMOS晶体管MP5、PMOS晶体管MP6、PMOS晶体管MP7、PMOS晶体管MP8、PMOS晶体管MP9、NMOS晶体管MN1、NMOS晶体管MN2、NMOS晶体管MN3；电阻R1、R2、R3的一端作为输出端口Vp，R1的另一端与PMOS晶体管MP1的栅级相接，R2的另一端与PMOS晶体管MP3的栅级相接，R3的另一端与PMOS晶体管MP5的栅级相接；MP1、MP2、MP3、MP4、MP5、MP6的源级接电源VDD；MP1的漏极、MP2的栅级以及MP7的源级VSS相连，MP3的漏极、MP4的栅级以及MP8的源级相连，MP5的漏极、MP6的栅级以及MP9的源级相连；MP7、MP8、MP9的栅级输入为外部电荷泵产生的控制电压Vctrl；MP7的源级与电阻R4的一端连接、MP8的源级与电阻R5的一端连接、MP9的源级与电阻R6的一端相连；MP2的漏极与NMOS晶体管MN1的漏极和栅极以及电阻R7的一端相连，MP4的漏极与NMOS晶体管MN2的漏极和栅极以及电阻R8的一端相连，MP6的漏极与NMOS晶体管MN3的漏极和栅极以及电阻R9的一端相连；电阻R4的另一端和MN1的源极连接并接到VSS，电阻R5的另一端和MN2的源极连接并接到VSS，电阻R6的另一端和MN3的源极连接并接到VSS，R7的另一端、R8的另一端、R9的另一端作为输出电压端口Vn。优选R1＝R2＝R3，R4＝R5＝R6，R7＝R8＝R9。优选R1～R3,R7～R9阻值设定为10K，R4～R6阻值设定为5K～50K之间。输出端口Vp，向环振延迟单元中的P型电流源提供偏置电压。输出电压端口Vn，向环振单元的中的NMOS电流源提供偏置电压。本专利技术与现有技术相比的优点在于：(1)本专利技术在传统VCO的基础上，对偏置单元进行了冗余加固，通过引入冗余偏置与分压电阻的结构降低了由单粒子瞬态效应引起的偏置电压抖动，减小了环振单元的偏置电流改变量，降低了时钟抖动，提高了电路对SET的防护作用。(2)本专利技术对加固开销和加固效果进行计算仿真，确定了三路并联的加固方案。(3)本专利技术对偏置电路的中PMOS偏置电压和NMOS偏置电路分别进行加固，进一步降低了偏置电压抖动对环振单元震荡频率带来的影响。(4)本专利技术使用电阻取代晶体管，降低了电路的敏感节点数目。附图说明图1为传统压控振荡器原理图；图2为单粒子瞬态效应造成的输出波形抖动；图3为加固后的压控振荡器偏置电路图；图4为压控振荡器中环振单元电路结构；图5为冗余偏置单粒子入射示意图；图6为偏置电压为1V时环振单元电流波形图；图7为偏置电压为1V时压控振荡器输出时钟波形图；图8为200mv扰动时环振单元偏置电流波形图；图9为200mv扰动时压控振荡器输出时钟波形图；图10为67mv扰动时环振单元偏置电流波形图；图1167mv扰动时压控振荡器输出时钟波形图；图12压控振荡器偏置电路设计流程。具体实施方式本专利技术的基本思路为：一种缓解SET效应的VCO偏置电路，针对压控振荡器(VCO)中偏置电路在辐照条件下出现电压抖动而导致输出频率异常现象，本专利根据分压原理，提出了一种针对偏置单元的冗余加固方法，将冗余偏置单元串联电阻后并联，降低在单一敏感点上电压抖动而引起的偏置电压抖动。本电路中通过使用电阻替代晶体管，减少了电路敏感点的数量。在通常状态下，由于电阻上不通过电流，电阻两侧的电压相等，当SET的发生时，电阻两侧节点电压发生改变，而电阻并联的方式可有效的降低电阻两侧的电压改变量，而并联电阻的路数越多，对电压的抑制作用越大，但引入的电路开销越大，本专利在设计时合理的考虑电路开销与加固效果之间的关系，选择了三路并联结构，减少了SET带来的影响，提高了电路的抗辐照性能。相对于环振单元，偏置电路受到SET(单粒子瞬态效应)的影响更为严重，当偏置电路产生的偏置电压产生扰动时，会直接关闭延迟单元的电流，从而放大SET的影响并降低恢复时间。一种常见的未加固压控振荡器如图1所示，各级环振单元的偏置电压由同一个偏置电路提供。当单粒子瞬态发生在偏置电路上时，偏置电压出现大幅抖动，继而使得环振单元的偏置电流大幅下降，导致压控振荡器的震荡频率大幅下降，如图2所示。可以说，压控振荡器的单粒子效应防护重点在于针对偏置电压的加固。如图3所示，一种缓解SET效应的VCO偏置电路(注SET为单粒子瞬态效应)组成包括了以下器件：电阻R1、R2、R3、R4、R5、R6、R7、R8、R9、PMOS晶体管MP1、PMOS晶体管MP2、PMOS晶体管MP3、PMOS晶体管MP4、PMOS晶体管MP5、PMOS晶体管MP6、PMOS晶体管MP7、PMOS晶体管MP8、PMOS晶体管MP9、NMOS晶体管MN1、NMOS晶体管MN2、NMOS晶体管MN3；电阻R1、R2、R3的一端连接输出端口Vp，向如图4所示的环振延迟单元中的PMOS提供偏置电压，R1的另一端与PMOS晶体管MP1的栅级相接，R2的另一端与PMOS晶体管MP3的栅级相接，R3的另一端与PMOS晶体管MP5的栅级相接；图3中的MP1、MP2、MP3、MP4、MP5、MP6的源级接电源(VDD)；MP1的漏极、MP2的栅级以及MP7的源级相连，MP3的漏极、MP4的栅级以及MP8的源级相连，MP5的漏极、MP6的栅级以及MP9的源级相连；MP7、MP8、MP9的栅级输入为外部电荷泵产生的控制电压Vctrl；MP7的源级与电阻R4的一端连接、MP8的源级与电阻R5的一端连接、MP9的源级与电阻R6的一端相连；MP2的漏极与NMOS晶体管MN1的漏极和栅极以及电阻R7的一端相连，MP4的漏极与NMOS晶体管MN2的漏极和栅极以及电阻R8的本文档来自技高网...

【技术保护点】
一种缓解SET效应的VCO偏置电路，其特征在于：包括电阻R1、R2、R3、R4、R5、R6、R7、R8、R9、PMOS晶体管MP1、PMOS晶体管MP2、PMOS晶体管MP3、PMOS晶体管MP4、PMOS晶体管MP5、PMOS晶体管MP6、PMOS晶体管MP7、PMOS晶体管MP8、PMOS晶体管MP9、NMOS晶体管MN1、NMOS晶体管MN2、NMOS晶体管MN3；电阻R1、R2、R3的一端作为输出端口Vp，R1的另一端与PMOS晶体管MP1的栅级相接，R2的另一端与PMOS晶体管MP3的栅级相接，R3的另一端与PMOS晶体管MP5的栅级相接；MP1、MP2、MP3、MP4、MP5、MP6的源级接电源VDD；MP1的漏极、MP2的栅级以及MP7的源级VSS相连，MP3的漏极、MP4的栅级以及MP8的源级相连，MP5的漏极、MP6的栅级以及MP9的源级相连；MP7、MP8、MP9的栅级输入为外部电荷泵产生的控制电压Vctrl；MP7的源级与电阻R4的一端连接、MP8的源级与电阻R5的一端连接、MP9的源级与电阻R6的一端相连；MP2的漏极与NMOS晶体管MN1的漏极和栅极以及电阻R7的一端相连，MP4的漏极与NMOS晶体管MN2的漏极和栅极以及电阻R8的一端相连，MP6的漏极与NMOS晶体管MN3的漏极和栅极以及电阻R9的一端相连；电阻R4的另一端和MN1的源极连接并接到VSS，电阻R5的另一端和MN2的源极连接并接到VSS，电阻R6的另一端和MN3的源极连接并接到VSS，R7的另一端、R8的另一端、R9的另一端作为输出电压端口Vn。...

【技术特征摘要】
1.一种缓解SET效应的VCO偏置电路，其特征在于：包括电阻R1、R2、R3、R4、R5、R6、R7、R8、R9、PMOS晶体管MP1、PMOS晶体管MP2、PMOS晶体管MP3、PMOS晶体管MP4、PMOS晶体管MP5、PMOS晶体管MP6、PMOS晶体管MP7、PMOS晶体管MP8、PMOS晶体管MP9、NMOS晶体管MN1、NMOS晶体管MN2、NMOS晶体管MN3；电阻R1、R2、R3的一端作为输出端口Vp，R1的另一端与PMOS晶体管MP1的栅级相接，R2的另一端与PMOS晶体管MP3的栅级相接，R3的另一端与PMOS晶体管MP5的栅级相接；MP1、MP2、MP3、MP4、MP5、MP6的源级接电源VDD；MP1的漏极、MP2的栅级以及MP7的源级VSS相连，MP3的漏极、MP4的栅级以及MP8的源级相连，MP5的漏极、MP6的栅级以及MP9的源级相连；MP7、MP8、MP9的栅级输入为外部电荷泵产生的控制电压Vctrl；MP7的源级与电阻R4的一端连接、MP8的源级与电阻R5的一端连接、MP9的源级与电阻R6的一端相连；MP2...

【专利技术属性】
技术研发人员：王轩，周国昌，巨艇，赖晓玲，张健，
申请(专利权)人：西安空间无线电技术研究所，
类型：发明
国别省市：陕西,61