半导体器件及其形成方法技术

本发明专利技术提供了半导体器件及其形成方法。该半导体器件包括衬底、金属氧化物半导体(MOS)晶体管和介电层。MOS晶体管包括在衬底上方形成的栅极结构。介电层形成在栅极结构旁边，并且该介电层掺杂有应变调节剂。应变调节剂的晶格常数大于介电层的原子的晶格常数。

【技术实现步骤摘要】
半导体器件及其形成方法
本专利技术的实施例涉及集成电路器件，更具体地，涉及半导体器件及其形成方法。
技术介绍
半导体集成电路(IC)工业已经经历了快速增长。在这一增长过程中，器件的功能密度已经通过器件的部件尺寸普遍增大。这种按比例缩小工艺通常通过提高生产效率、降低成本和/或改进性能来提供益处。这种按比例缩小也已经增加了处理和制造IC的复杂性，并且为了实现这些进步，需要IC制造中的类似发展。
技术实现思路
本专利技术的实施例提供了一种半导体器件，包括：金属氧化物半导体(MOS)晶体管，其中，所述MOS晶体管包括在衬底上方形成的栅极结构；以及介电层，形成在所述栅极结构旁边，其中，所述介电层掺杂有应变调节剂，并且所述应变调节剂的晶格常数大于所述介电层的原子的晶格常数。本专利技术的另一实施例提供了一种半导体器件，包括：衬底，具有第一区域和第二区域；p-型鳍式场效应晶体管(FinFET)，形成在所述第一区域中，其中，所述p-型FinFET包括在所述衬底上方形成的第一栅极结构；n-型FinFET，形成在所述第二区域中，其中，所述n-型FinFET包括在所述衬底上方形成的第二栅极结构；以及介电层，形成在所述第一栅极结构和所述第二栅极结构旁边，其中，所述第一区域中的至少部分所述介电层包括应变调节剂，并且所述应变调节剂的晶格常数大于所述介电层的原子的晶格常数。本专利技术的又一实施例提供了一种半导体器件的制造方法，包括：提供具有第一区域和第二区域的衬底；在所述第一区域中形成第一金属氧化物半导体(MOS)晶体管；在所述衬底上方形成介电层；去除部分所述介电层以暴露所述第一MOS晶体管的栅极结构的顶面；在所述衬底上方形成图案化的掩模层，其中，所述图案化的掩模层的开口至少暴露所述第一区域中的所述介电层；通过使用所述图案化的掩模层作为掩模，实施掺杂工艺，以将应变调节剂掺杂至所述第一区域中的所述介电层，其中，所述应变调节剂的晶格常数大于所述介电层的原子的晶格常数；以及去除所述图案化的掩模层。附图说明图1是根据本专利技术的一些实施例的示出半导体器件的制造方法的流程图。图2A至图2F是根据本专利技术的第一实施例的示出半导体器件的制造工艺的示意性截面图。图3A至图3B是根据本专利技术的第二实施例的示出半导体器件的制造工艺的示意性截面图。图4A至图4B是根据本专利技术的第三实施例的用于半导体器件的制造工艺的方法的立体图。图5是根据本专利技术的第四实施例的半导体器件的立体图。具体实施方式以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实例。此外，本专利技术可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。图1是根据本专利技术的一些实施例的示出半导体器件的制造方法的流程图。图2A至图2F是根据本专利技术的第一实施例的示出半导体器件的制造工艺的示意性截面图。同时参照图1和图2A，在步骤S001中，在衬底100上方形成第一金属氧化物半导体(MOS)晶体管A和第二MOS晶体管B。在一些实施例中，第一MOS晶体管A是第一平面MOSFET，并且第二MOS晶体管B是第二平面MOSFET。在可选实施例中，第一MOS晶体管A是第一FinFET，并且第二MOS晶体管B是第二FinFET。在第一实施例中，在图2A至图2F中示出的第一MOS晶体管A和第二MOS晶体管B描述为第一平面MOSFET和第二平面MOSFET。衬底100是平面衬底或块状衬底。衬底100分为第一区域R1和第二区域R2。在第一区域R1中形成第一MOS晶体管A并且在第二区域R2中形成第二MOS晶体管B。衬底100的示例性材料包括硅；诸如硅锗、碳化硅锗、磷砷化镓或磷化镓铟的合金半导体；或其它半导体材料。此外，衬底100可以是诸如绝缘体上硅(SOI)或蓝宝石上硅的绝缘体上半导体。可选地或额外地，衬底100包括诸如锗、砷化镓或其它合适的半导体材料的其它元素半导体材料。在一些实施例中，衬底100还包括诸如各个掺杂的区域、掩埋层和/或外延层的其它部件。例如，衬底100可以包括依赖于设计需求(例如，p-型阱或n-型阱)的各个掺杂的区域。掺杂的区域掺杂有诸如硼或BF2的p-型掺杂剂，和/或诸如磷或砷的n-型掺杂剂。此外，以P-阱结构中、N-阱结构、双阱结构或使用凸起的结构，可以在衬底100上直接形成掺杂的区域。此外，衬底100也包括隔离区域200，隔离区域200形成为隔离第一MOS晶体管A和第二MOS晶体管B。隔离区域200利用诸如硅的局部氧化(LOCOS)或浅沟槽隔离(STI)的隔离技术以电隔离各个区域。如果隔离区域由STI制成，则STI区域包括氧化硅、氮化硅、氮氧化硅、其它合适的材料或它们的组合。在一些实例中，填充的沟槽具有诸如填充有氮化硅或氧化硅的热氧化物衬垫层的多层结构。第一MOS晶体管A包括第一栅极结构102a和第一掺杂的源极和漏极(S/D)区域110a。类似地，第二MOS晶体管B包括第二栅极结构102b和第二掺杂的源极和漏极(S/D)区域110b。在一些实施例中，第一MOS晶体管A和第二MOS晶体管B是类似的。然而，注入至第一掺杂的S/D区域110a和第二掺杂的S/D区域110b的掺杂剂的类型不同。换句话说，第一MOS晶体管A和第二MOS晶体管B具有不同的导电类型。更详细地，半导体衬底100包括诸如配置为用于NMOS晶体管的区域和配置为用于PMOS晶体管的区域的各个有源区域。也就是说，衬底100具有在第一掺杂的S/D区域110a和第二掺杂的S/D区域110b中形成的掺杂剂区域和外延层。在一些实施例中，第一掺杂的S/D区域110a掺杂有p-型掺杂剂并且第二掺杂的S/D区域110b掺杂有n-型掺杂剂。根据这些掺杂剂类型，第一MOS晶体管A是PMOSFET，并且第二MOS晶体管B是NMOSFET。在可选实施例中，互换掺杂剂的类型以呈现相反的导电类型的MOS晶体管。应该注意，在一些实施例中，通过离子注入使掺杂剂掺杂至S/D区域。可选地，在一些其它实施例中，通过蚀刻或其它合适的工艺去除部分衬底100并且通过外延生长在中空区域中形成掺杂剂。具体地，外延层包括SiGe、SiC或其它合适的材料。应该理解，可以通过CMOS技术处理形成半导体器件结构，并且不在此处详细地描述一些工艺。在一些实施例中，第一栅极结构102a包括第一栅极介电层106a、第一栅电极108a和第一间隔件120a。类似地，第二栅极结构102b包括第二栅极介电层106本文档来自技高网...

【技术保护点】
一种半导体器件，包括：金属氧化物半导体(MOS)晶体管，其中，所述MOS晶体管包括在衬底上方形成的栅极结构；以及介电层，形成在所述栅极结构旁边，其中，所述介电层掺杂有应变调节剂，并且所述应变调节剂的晶格常数大于所述介电层的原子的晶格常数。

【技术特征摘要】
2015.12.08 US 14/961,9001.一种半导体器件，包括：金属氧化物半导体(MOS)晶体管，其中，所述MOS晶体管包括在衬底上方形成的栅极结构；以及介电层，形成在所述栅极结构旁边，其中，所述介电层掺杂有应变调节剂，并且所述应变调节剂的晶格常数大于所述介电层的原子的晶格常数。2.根据权利要求1所述的半导体器件，其中，所述应变调节剂包括IVA族元素、VIIIA族元素或它们的组合。3.根据权利要求1所述的半导体器件，其中，所述应变调节剂包括硅、锗、氙或它们的组合。4.根据权利要求1所述的半导体器件，其中，所述介电层包括介电常数小于3.9的低k介电材料。5.根据权利要求1所述的半导体器件，还包括位于所述介电层和所述栅极结构之间的蚀刻停止层。6.根据权利要求1所述的半导体器件，其中，所述MOS晶体管包括p-型沟道金属氧化物半导体场效应晶体管。7.一种半导体器件，包括：衬底，具有第一区域和第二区域；p-型鳍式场效应晶体管(FinFET)，形成在所述第一区域中，其中，所述p-型FinFET包括在所述衬底上方形成的第一栅...

【专利技术属性】
技术研发人员：蔡尚崎，郭康民，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71