一种实现栅极驱动电路的系统和方法技术方案

本发明专利技术涉及一种实现栅极驱动电路的系统和方法。提供了一种实现栅极驱动电路的系统，包括：驱动芯片，包括高边(high‑side)控制电路，包括高边驱动管、第一P沟道金属氧化物半导体PMOS开关和第二PMOS开关、以及高边延时组件，其中高边延时组件的输入接收栅极电压检测信号并且输出连接到并联的第一PMOS开关；以及低边(low‑side)控制电路，包括并联连接的第一低边驱动管和第二低边驱动管，其中第一低边驱动管的驱动能力大于第二低边驱动管的驱动能力，以及低边延时组件；以及MOS功率级，MOS功率级包括功率晶体管并且功率晶体管的栅极与高边控制电路和低边控制电路分别连接。

【技术实现步骤摘要】
一种实现栅极驱动电路的系统和方法
本专利技术涉及电路领域，更具体地涉及一种应用于开关电源的新型栅极驱动电路实现方法，其可以在系统效率和EMI(Electro-MagneticInterference，电磁干扰)之间进行很好的优化和折中。
技术介绍
开关电源应用中，控制外部功率MOS(MetalOxideSemiconductor，金属氧化物半导体)开关的芯片级驱动电路设计，需要在保证较高的系统效率的前提下，满足EMI要求。在传统的驱动电路设计中，上述两个要求很难同时满足，当驱动很强时，开关损耗可以降低，得到比较高的传输效率，但此时，EMI往往不能满足要求。图1是示出了传统的实现栅极驱动电路的系统的简化图。图1中包括了驱动芯片和外部功率MOS。图2是示出了如图1中所示的系统的Vg波形图。不同强度的Gate驱动下的Vg波形对比如图2所示。如图2的实线所示，在驱动较强时，栅级驱动波形的上升沿和下降沿都比较快，且波形上会呈现明显的振荡，这会影响EMI特性。另一方面，如虚线所示，在驱动较弱时，栅级驱动波形的上升沿和下降沿变得比较缓慢，振荡得以抑制，但驱动损耗会增大。如图2所示，当施加电压时，将产生输入电流Igate＝I1+I2；施加栅-源电压Vgs，则漏-源电压Vds就会下降。在导通或关断过程中，栅-源极的总等效电容器Ceq如等式1所示：Igate＝I1+I2＝(Cgd×(1+Av)+Cgs)×dVgs/dt＝Ceq×dVgs/dt(等式1)其中，Igate为栅极电流，I1为流过栅漏电容器Cgd的电流，I2为流过栅源电容器Cgs的电流，而(1+Av)称作米勒效应参数，它描述了输出和输入之间的电容反馈。当栅-漏电压接近于零时，将会产生米勒效应。在MOS开通前，D极电压大于G极电压，MOS寄生电容器Cgd储存的电量需要在其导通时注入G极与其中的电荷中和。米勒效应会严重增加MOS的开通损耗，产生米勒平台，从而MOS管不能迅速进入导通或关断状态。提出过一些改善的架构，然而其通常只能对驱动上升和下降沿做等量的调节，而无法对上升和下降沿分别调节，灵活性差。如果希望对上升和下降沿分别做调节，可对上升沿和下降沿引入不同的电阻，但这样的驱动架构也很难在损耗和EMI之间做很好的折中。实际系统设计时，解决EMI的系统本质上就是要在上升沿或者下降沿的米勒平台之前，将驱动能力减弱，减小如图2所示的开启和关断振荡，以减小对EMI的影响。但在Vg米勒平台结束之前，希望将驱动能力加强，快速开启或者关断功率MOS管，以最大限度降低驱动损耗，提高效率。本专利技术中，将提供可以在效率和EMI要求之间进行很好折中的驱动架构。
技术实现思路
鉴于以上所述的问题，本专利技术提供了一种实现栅极驱动电路的系统和方法。其不仅可以分别调节驱动上升沿和下降沿，而且可以对上升沿或者下降沿的本身，根据不同的系统原件参数，进行自适应分段调节的方法，可以在效率和EMI要求之间进行很好的折中。仅作为示例，本专利技术的一些实施例被应用到栅极驱动系统。但是应该理解，本专利技术具有更宽的适用范围。根据本公开的一个方面，提供了本专利技术涉及一种实现栅极驱动电路的系统和方法。提供了一种实现栅极驱动电路的系统，包括：驱动芯片，包括高边(high-side)控制电路，包括高边驱动管、第一P沟道金属氧化物半导体PMOS开关和第二PMOS开关、以及高边延时组件，其中高边延时组件的输入接收栅极电压检测信号并且输出连接到并联的第一PMOS开关；以及低边(low-side)控制电路，包括并联连接的第一低边驱动管和第二低边驱动管，其中第一低边驱动管的驱动能力大于第二低边驱动管的驱动能力，以及低边延时组件；以及MOS功率级，MOS功率级包括功率晶体管并且功率晶体管的栅极与高边控制电路和低边控制电路分别连接。根据本公开的另一方面，提供了操作根据本公开所述的系统的方法。如上所述的新颖栅极驱动电路实现方式，在传统驱动架构的基础上，增加了驱动上升沿和下降沿独立控制机制和分段控制机制，可以在开关损耗和系统EMI之间进行很好的折中，得到较高的效率。综上所述，本专利技术至少包括下述有益效果：可以节省系统外围解EMI需要增加的原件成本；可以对外部功率MOS栅极电压的开启上升沿和关断下降沿进行独立的控制；可以对外部功率MOS栅极电压上升沿或者下降沿本身进行分段控制；实际应用中，上升沿直接通过GATE电压阈值判断加上相应的延迟tdh，来进行上升沿两段式控制，比传统方式更可靠；另一方面，下降沿通过引入CS电压信息，并检测CS的负斜率来判断GATE下降沿米勒平台，自适应地进行下降沿两段式控制，比传统方式更可靠；从而实现效率和EMI之间很好的折中。根据本申请实施例的实现栅极驱动电路的系统和方法提供了新的驱动架构，在实际应用中，可基于外部功率MOSMN0的特性，灵活调节电路参数(例如，检测阈值vl、延迟时间tdh，CS低通滤波器时间常数Rint和Cint、微分检测阈值斜率、MN_hs、MN_ls_s、MN_ls_m管尺寸、以及电流源Is和Im的大小)，以在效率和EMI之间进行很好的折中。取决于实施例，还可以获得一个或多个益处。参考下面的详细描述和附图可以全面地理解本专利技术的这些益处以及各个另外的目的、特征和优点。附图说明下面，将结合附图对本专利技术的示例性实施例的特征、优点和技术效果进行描述，附图中相似的附图标记表示相似的元件，其中：图1是示出了传统的实现栅极驱动电路的系统的简化图。图2是示出了如图1中所示的系统的Vg的波形图。图3是示出了根据本公开的实施例的、一种实现栅极驱动电路的系统的简化图。图4是示出了如图3中所示的系统的低边延迟生成器的一种电路实现架构图。图5是示出了如图3中所示的系统的低边延迟生成器的负斜率检测电路的一种实现形式的架构图。图6是示出了如图3中所示的系统的工作波形的图示。具体实施方式下面将详细描述本专利技术的各个方面的特征和示例性实施例。在下面的详细描述中，提出了许多具体细节，以便提供对本专利技术的全面理解。但是，对于本领域技术人员来说很明显的是，本专利技术可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本专利技术的示例来提供对本专利技术的更好的理解。本专利技术决不限于下面所提出的任何具体配置和算法，而是在不脱离本专利技术的精神的前提下覆盖了元素、部件和算法的任何修改、替换和改进。在附图和下面的描述中，没有示出公知的结构和技术，以便避免对本专利技术造成不必要的模糊。图3是示出了根据本公开的实施例的、一种实现栅极驱动电路的系统的简化图。该图仅作为示例，其不应该不适当地限制权利要求的范围。本领域的普通技术人员应该理解很多变化、替代和修改。如图3所示，图3中包括驱动芯片和外部的功率MOS功率级。驱动芯片部分包括前置驱动级(pre_driver)，高边(high-side)控制电路以及低边(low-side)控制电路三大部分。前置驱动级pre_driver包括缓冲器及非重叠时序产生电路。高边(high-side)控制电路包括：高边(high-side)阈值检测比较器comp_h，高边(high-side)延时单元delay_cell_h，电流源Im和Is(Im＞Is)，PMOS(P沟道金属氧化物半导体)开关MP1和MP2，下驱动管本文档来自技高网...

【技术保护点】
一种实现栅极驱动电路的系统，包括：驱动芯片，所述驱动芯片包括：高边(high‑side)控制电路，包括高边驱动管、第一P沟道金属氧化物半导体PMOS开关和第二PMOS开关、以及高边延时组件，其中所述高边延时组件的输入接收栅极电压检测信号并且输出连接到并联的所述第一PMOS开关；以及低边(low‑side)控制电路，包括并联连接的第一低边驱动管和第二低边驱动管，其中所述第一低边驱动管的驱动能力大于所述第二低边驱动管的驱动能力，以及低边延时组件；以及MOS功率级，所述MOS功率级包括功率晶体管并且所述功率晶体管的栅极与所述高边控制电路和所述低边控制电路分别连接；其中当控制所述功率晶体管开启时，首先以第二驱动信号使得所述低边驱动管截止并且以第一驱动信号使得所述第二PMOS导通，在由所述高边延时组件确定的第一延迟之后使得所述第一PMOS导通，其中所述第一延迟是所述栅极电压检测信号从小于预定阈值变得大于预定阈值的时刻后的预定长度的时间段，并且其中所述第一电流的幅度大于所述第二电流的幅度；并且当控制所述功率晶体管关断时，首先以第一驱动信号使得所述高边驱动管截止并且以第二驱动信号使得所述第二低边驱动管导通，在由所述低边延时组件的输出信号确定的第二延迟之后使得所述第一低边驱动管导通，其中所述输出信号至少部分地基于所述功率晶体管源极处的电流检测CS信号确定。...

【技术特征摘要】
1.一种实现栅极驱动电路的系统，包括：驱动芯片，所述驱动芯片包括：高边(high-side)控制电路，包括高边驱动管、第一P沟道金属氧化物半导体PMOS开关和第二PMOS开关、以及高边延时组件，其中所述高边延时组件的输入接收栅极电压检测信号并且输出连接到并联的所述第一PMOS开关；以及低边(low-side)控制电路，包括并联连接的第一低边驱动管和第二低边驱动管，其中所述第一低边驱动管的驱动能力大于所述第二低边驱动管的驱动能力，以及低边延时组件；以及MOS功率级，所述MOS功率级包括功率晶体管并且所述功率晶体管的栅极与所述高边控制电路和所述低边控制电路分别连接；其中当控制所述功率晶体管开启时，首先以第二驱动信号使得所述低边驱动管截止并且以第一驱动信号使得所述第二PMOS导通，在由所述高边延时组件确定的第一延迟之后使得所述第一PMOS导通，其中所述第一延迟是所述栅极电压检测信号从小于预定阈值变得大于预定阈值的时刻后的预定长度的时间段，并且其中所述第一电流的幅度大于所述第二电流的幅度；并且当控制所述功率晶体管关断时，首先以第一驱动信号使得所述高边驱动管截止并且以第二驱动信号使得所述第二低边驱动管导通，在由所述低边延时组件的输出信号确定的第二延迟之后使得所述第一低边驱动管导通，其中所述输出信号至少部分地基于所述功率晶体管源极处的电流检测CS信号确定。2.如权利要求1所述的系统，其中所述高边控制电路还包括：第一电流源和第二电流源，分别用于提供所述第一电流和所述第二电流，并且所述第一PMOS开关和第二PMOS开关分别与所述第一电流源和所述第二电流源连接；第一齐纳二级管和第二齐纳二级管，所述高边驱动管并联在串联连接的所述第一齐纳二级管和所述第二齐纳二级管两侧；以及第一电容器，所述第一电容器与所述第一齐纳二极管并联；其中当控制所述功率晶体管开启时，当所述高边驱动管的栅级控制电压达到所述第二齐纳二级管的击穿箝位电压时，所述第二电流源开始对所述电容器充电。3.如权利要求2所述的系统，其中在所述第一延迟结束之后，以所述第一电流源和所述第二电流源来对所述第一电容器充电。4.如权利要求2所述的系统，其中所述高边控制电路还包括并联在所述第一齐纳二级管两侧的NMOS开关，其中当控制所述功率晶体管开启时，所述第一驱动信号还使得所述NMOS开关截至从而使得所述所述第二电流源对第一电容器充电。5.如权利要求1所述的系统，其中所述前置驱动器包括缓冲器以及非重叠时序产生电路，所述非重叠时序产生电路被配置为基于所述PWM信号来生成第一驱动信号和第二驱动信号。6.如权利要求1所述的系统，其中所述低边延时组件包括：电流检测CS负斜率检测单元，被配置用于CS负斜率检测以获取第一检测信号；PWM延迟信号产生单元，被配置为接收PWM信号并且生成具有第一延迟时间的第一延迟信号...

【专利技术属性】
技术研发人员：姚超，张允超，夏正兰，赵时峰，方烈义，
申请(专利权)人：昂宝电子上海有限公司，
类型：发明
国别省市：上海,31