半导体器件的形成方法技术

一种半导体器件的形成方法，包括：提供基底，所述基底上具有伪栅电极、覆盖所述伪栅电极侧壁的层间介质层，所述层间介质层的顶部表面与所述伪栅电极的顶部表面齐平；采用选择性原子层沉积工艺形成覆盖所述层间介质层顶部表面的牺牲层；以所述牺牲层为掩膜去除伪栅电极，形成开口；在所述牺牲层表面和所述开口中形成金属栅电极；平坦化所述金属栅电极和牺牲层，使所述金属栅电极的顶部表面和层间介质层的顶部表面齐平。所述半导体器件的形成方法能够控制金属栅电极的高度。

【技术实现步骤摘要】
半导体器件的形成方法
本专利技术涉及半导体制造领域，尤其涉及一种半导体器件的形成方法。
技术介绍
MOS(金属-氧化物-半导体)晶体管，是现代集成电路中最重要的元件之一，MOS晶体管的基本结构包括：半导体衬底；位于半导体衬底表面的栅极结构，所述栅极结构包括：位于半导体衬底表面的栅介质层以及位于栅介质层表面的栅电极层；位于栅极结构一侧的源区和位于栅极结构另一侧的漏区。所述源区和漏区中掺杂有离子。随着MOS晶体管集成度越来越高，MOS晶体管工作需要的电压和电流不断降低，晶体管开关的速度随之加快，随之对半导体工艺方面要求大幅度提高。因此，业界找到了替代SiO2的高介电常数材料(High-KMaterial)作为栅介质层，以更好的隔离栅极结构和MOS晶体管的其它部分，减少漏电。同时，为了与高K(K大于3.9)介电常数材料兼容，采用金属材料替代原有多晶硅作为栅电极层。高K栅介质层和金属栅电极构成金属栅极结构，使得MOS晶体管的漏电进一步降低。通常采用后栅工艺形成具有金属栅极结构的MOS晶体管，在后栅工艺中，先在半导体衬底上形成伪栅极结构，在伪栅极结构两侧的半导体衬底上形成层间介质层，所述层间介质层的顶部表面和所述伪栅极结构的顶部表面齐平，然后去除伪栅电极，在伪栅电极定义的位置形成金属栅电极。然而，现有技术中形成的半导体器件的方法不能控制金属栅电极的高度。
技术实现思路
本专利技术解决的问题是提供一种半导体器件的形成方法，以控制金属栅电极的高度。为解决上述问题，本专利技术提供一种半导体器件的形成方法，包括：提供基底，所述基底上具有伪栅电极、覆盖所述伪栅电极侧壁的层间介质层，所述层间介质层的顶部表面与所述伪栅电极的顶部表面齐平；采用选择性原子层沉积工艺形成覆盖所述层间介质层顶部表面的牺牲层；以所述牺牲层为掩膜去除伪栅电极，形成开口；在所述牺牲层表面和所述开口中形成金属栅电极；平坦化所述金属栅电极和牺牲层，使所述金属栅电极的顶部表面和层间介质层的顶部表面齐平。可选的，所述牺牲层的厚度为20埃～100埃。可选的，所述牺牲层的材料为氮化钽或氮化钴。可选的，所述选择性原子层沉积工艺的步骤包括：对层间介质层和伪栅电极进行氢自由基处理；氢自由基处理后，将前躯物引入反应腔室进行反应，在层间介质层上形成牺牲层，所述牺牲层暴露出伪栅电极的顶部表面；去除反应后的副产物。可选的，所述氢自由基处理的参数为：采用的气体为甲烷或氢气，处理时间5秒～40秒，处理温度为50摄氏度～400摄氏度。可选的，当所述牺牲层的材料为氮化钽时，所述前躯物反应的参数为：采用的前躯物为NH3和Ta(NMe2)5，温度为100摄氏度～300摄氏度,腔室压强为1torr～10torr。可选的，当所述牺牲层的材料为氮化钴时，所述前躯物反应的参数为：采用的反应前躯物为C7H5CoO2和NH3，温度为100摄氏度～300摄氏度,腔室压强为1torr～10torr。可选的，平坦化所述金属栅电极和牺牲层的工艺为化学机械研磨工艺。本专利技术还提供一种半导体器件的形成方法，包括：提供基底，所述基底具有第一区域和第二区域，所述基底的第一区域具有第一伪栅电极，所述基底的第二区域具有第二伪栅电极，所述基底上具有覆盖第一伪栅电极侧壁和第二伪栅电极侧壁的层间介质层，所述层间介质层的顶部表面与所述第一伪栅电极和第二伪栅电极的顶部表面齐平；采用选择性原子层沉积工艺形成覆盖所述层间介质层顶部表面的第一牺牲层；形成所述第一牺牲层后，去除第一伪栅电极，形成第一开口；在所述第一牺牲层表面和第一开口中形成第一金属栅电极；平坦化第一金属栅电极和第一牺牲层，使第一金属栅电极的顶部表面与所述层间介质层的顶部表面齐平；平坦化第一金属栅电极和第一牺牲层后，采用选择性原子层沉积工艺形成覆盖所述层间介质层顶部表面的第二牺牲层；形成所述第二牺牲层后，去除第二伪栅电极，形成第二开口；在所述第二牺牲层表面和第二开口中形成第二金属栅电极；平坦化第二金属栅电极和第二牺牲层，使第二金属栅电极的顶部表面与所述层间介质层的顶部表面齐平。与现有技术相比，本专利技术的技术方案具有以下优点：(1)由于采用选择性原子层沉积工艺形成覆盖所述层间介质层顶部表面的牺牲层，使得能够在一个工艺步骤中实现在层间介质层的顶部表面形成牺牲层而未在伪栅电极的顶部表面形成牺牲层，简化了形成牺牲层的工艺；另外，由于形成了所述牺牲层，在去除所述伪栅电极的过程中，所述牺牲层能够保护层间介质层的顶部表面不受到刻蚀损伤，避免在去除所述伪栅电极的过程中使得层间介质层的高度减小而发生变化，在平坦化所述金属栅电极和牺牲层后，金属栅电极的顶部表面和层间介质层的顶部表面齐平，由于层间介质层的高度没有发生变化，从而避免金属栅电极的高度发生变化，最终形成的金属栅电极的高度得到控制。(2)进一步的，采用所述选择性原子层沉积工艺形成牺牲层的过程中，对所述层间介质层和伪栅电极进行了氢自由基处理，使得伪栅电极的顶部表面不易形成不导电的氧化硅层，使得伪栅电极的顶部表面和层间介质层的顶部表面呈现不同的导电性，从而使得前躯物容易吸附在层间介质层的顶部表面反应形成牺牲层，在每次选择性原子层沉积反应中，只需要控制形成的牺牲层的厚度就可以实现当层间介质层顶部表面形成有牺牲层时还未在伪栅电极的顶部表面形成牺牲层，从而实现在层间介质层顶部表面和伪栅电极顶部表面选择性的形成牺牲层。附图说明图1至图7是本专利技术第一实施例中半导体器件形成过程的结构示意图；图8至图12是本专利技术第二实施例中半导体器件形成过程的结构示意图；图13至图21是本专利技术第三实施例中半导体器件形成过程的结构示意图。具体实施方式正如
技术介绍
所述，现有技术中形成的半导体器件不能控制金属栅电极的高度。针对现有技术中半导体器件的形成方法进行研究，形成半导体器件的方法包括：提供基底，所述基底上具有伪栅电极、覆盖所述伪栅电极侧壁的层间介质层，所述层间介质层的顶部表面与所述伪栅电极的顶部表面齐平；去除所述伪栅电极，形成开口；在层间介质层表面和所述开口中形成金属栅电极；以所述层间介质层为停止层平坦化所述金属栅电极。研究发现，现有技术中形成半导体器件的方法不能控制金属栅电极的厚度，原因在于：去除所述伪栅电极的工艺通常采用刻蚀工艺如湿刻工艺或者干刻工艺，由于去除所述伪栅电极的过程中，所述层间介质层也暴露在刻蚀的环境中，会使得层间介质层的顶部表面受到刻蚀损伤，从而导致层间介质层的厚度下降而发生变化，所述层间介质层厚度的变化具有不确定性，使得去除伪栅电极后的层间介质层的厚度不能得到控制，最终形成金属栅电极后，金属栅电极的顶部表面与所述层间介质层的顶部表面齐平，由于层间介质层的厚度不能得到控制，导致金属栅电极的厚度不能得到控制。在此基础上，本专利技术提供一种半导体器件的形成方法，在去除所述伪栅电极之前，采用选择性原子层沉积工艺形成覆盖所述层间介质层顶部表面的牺牲层，使得所述牺牲层暴露出伪栅电极的顶部表面，使得最终形成的金属栅电极的高度得到控制。为使本专利技术的上述目的、特征和优点能够更为明显易懂，下面结合附图对本专利技术的具体实施例做详细的说明。第一实施例图1至图7是本专利技术第一实施例中半导体器件形成过程的结构示意图。本实施例中，以半导体器件为鳍式场效应晶体管为例进行说明。结合参本文档来自技高网...

【技术保护点】
一种半导体器件的形成方法，其特征在于，包括：提供基底，所述基底上具有伪栅电极、覆盖所述伪栅电极侧壁的层间介质层，所述层间介质层的顶部表面与所述伪栅电极的顶部表面齐平；采用选择性原子层沉积工艺形成覆盖所述层间介质层顶部表面的牺牲层；以所述牺牲层为掩膜去除伪栅电极，形成开口；在所述牺牲层表面和所述开口中形成金属栅电极；平坦化所述金属栅电极和牺牲层，使所述金属栅电极的顶部表面和层间介质层的顶部表面齐平。

【技术特征摘要】
1.一种半导体器件的形成方法，其特征在于，包括：提供基底，所述基底上具有伪栅电极、覆盖所述伪栅电极侧壁的层间介质层，所述层间介质层的顶部表面与所述伪栅电极的顶部表面齐平；采用选择性原子层沉积工艺形成覆盖所述层间介质层顶部表面的牺牲层；以所述牺牲层为掩膜去除伪栅电极，形成开口；在所述牺牲层表面和所述开口中形成金属栅电极；平坦化所述金属栅电极和牺牲层，使所述金属栅电极的顶部表面和层间介质层的顶部表面齐平。2.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述牺牲层的厚度为20埃～100埃。3.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述牺牲层的材料为氮化钽或氮化钴。4.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述选择性原子层沉积工艺的步骤包括：对层间介质层和伪栅电极进行氢自由基处理；氢自由基处理后，将前躯物引入反应腔室进行反应，在层间介质层上形成牺牲层，所述牺牲层暴露出伪栅电极的顶部表面；去除反应后的副产物。5.根据权利要求4所述的半导体器件的形成方法，其特征在于，所述氢自由基处理的参数为：采用的气体为甲烷或氢气，处理时间5秒～40秒，处理温度为50摄氏度～400摄氏度。6.根据权利要求4所述的半导体器件的形成方法，其特征在于，当所述牺牲层的材料为氮化钽时，所述前躯物反应的参数为：采用的前躯物为NH3和Ta(NMe2)5，温度为100摄氏度～300摄氏度,腔室压强为1torr～...

【专利技术属性】
技术研发人员：李凤莲，倪景华，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31