栅极驱动单元、驱动方法、栅极驱动电路和显示装置制造方法及图纸

本发明专利技术提供一种栅极驱动单元、驱动方法、栅极驱动电路和显示装置。所述栅极驱动单元包括栅极驱动信号输出端，还包括：输入模块；存储模块；复位模块；上拉节点控制模块；输出模块；以及，下拉节点控制模块，在输入阶段控制下拉控制节点与上拉节点连接，以使得下拉控制节点的电位为第一电平，在输出阶段控制维持下拉控制节点的电位为第一电平，当所述下拉控制节点的电位为第一电平时控制下拉节点与所述第三电平输入端连接，在复位阶段控制下拉控制节点与上拉节点连接，以使得下拉控制节点的电位为第二电平，从而控制下拉节点与第一电平输入端连接。本发明专利技术能够解决现有的栅极驱动单元抗干扰性能弱的问题。

【技术实现步骤摘要】
栅极驱动单元、驱动方法、栅极驱动电路和显示装置
本专利技术涉及显示驱动
，尤其涉及一种栅极驱动单元、驱动方法、栅极驱动电路和显示装置。
技术介绍
GOA(GateDriveonArray，设置在阵列基板上的栅极驱动电路)是将栅极驱动电路集成在阵列基板上，取代栅极驱动IC(IntegratedCircuit，集成电路)的技术。随着平板显示制造业的不断发展，TFT(薄膜晶体管)的开关特性不断提高，将移位寄存器集成在平板显示面板上成为可能，在平板显示的阵列基板制作过程中将像素与驱动像素的栅极驱动以为寄存器同时制作出来，不但提高了显示面板的集成度，省去了栅极驱动IC，还简化了制作工序，降低了成本。随着Panel(面板)内部的电路功能越来越复杂，其电路布线结构也随之复杂化，线间的信号容易发生串扰，一个有效的抗干扰性能强的GOA就显得非常重要。
技术实现思路
本专利技术的主要目的在于提供一种栅极驱动单元、驱动方法、栅极驱动电路和显示装置，解决现有的栅极驱动单元抗干扰性能弱的问题。为了达到上述目的，本专利技术提供了一种栅极驱动单元，包括栅极驱动信号输出端，还包括：输入模块，分别与输入端和上拉节点连接，用于在输入阶段在所述输入端的控制下，控制所述上拉节点的电位为第一电平；存储模块，分别与所述上拉节点和所述栅极驱动信号输出端连接；复位模块，分别与复位时钟信号输入端、所述上拉节点和第二电平输入端连接，用于在复位阶段在所述复位时钟信号输入端的控制下控制所述上拉节点和所述第二电平输入端连接；上拉节点控制模块，分别与所述下拉节点、所述上拉节点和所述第二电平输入端连接；输出模块，分别与所述上拉节点、所述下拉节点、所述栅极驱动信号输出端、第一时钟信号输入端和所述第二电平输入端连接；以及，下拉节点控制模块，分别与第二时钟信号输入端、第一电平输入端、所述上拉节点、所述下拉节点、下拉控制节点和第三电平输入端连接，用于在输入阶段在所述第二时钟信号输入端的控制下控制所述下拉控制节点与所述上拉节点连接，以使得所述下拉控制节点的电位为第一电平，在输出阶段控制维持所述下拉控制节点的电位为第一电平，当所述下拉控制节点的电位为第一电平时控制所述下拉节点与所述第三电平输入端连接，在复位阶段在所述第二时钟信号输入端的控制下控制所述下拉控制节点与所述上拉节点连接，以使得所述下拉控制节点的电位为第二电平，从而控制所述下拉节点与所述第一电平输入端连接。实施时，所述下拉节点控制模块包括：第一下拉节点控制晶体管，栅极与所述第二时钟信号输入端连接，第一极与所述上拉节点连接，第二极与所述下拉控制节点连接；第二下拉节点控制晶体管，栅极和第一极都与所述第一电平输入端连接，第二极与所述下拉节点连接；以及，第三下拉节点控制晶体管，栅极与所述下拉控制节点连接，第一极与所述下拉节点连接，第二极与所述第三电平输入端连接。实施时，所述第三下拉节点控制晶体管的宽长比大于所述第一下拉节点控制晶体管的宽长比；所述第三下拉节点控制晶体管的宽长比与所述第一下拉节点控制晶体管的宽长比之间的比值在预定比值范围内。实施时，所述栅极驱动信号输出端包括：上拉晶体管，栅极与所述上拉节点连接，第一极与所述第一时钟信号输入端连接，第二极与所述栅极驱动信号输出端连接；以及，下拉晶体管，栅极与所述下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极与所述第二电平输入端连接；当所述上拉晶体管和所述下拉晶体管都为n型晶体管时，所述第一电平为高电平，所述第二电平为第一低电平，所述第三电平为第二低电平；所述第二低电平小于所述第一低电平；当所述上拉晶体管和所述下拉晶体管都为p型晶体管时，所述第一电平为低电平，所述第二电平为第一高电平，所述第三电平为第二高电平；所述第二高电平大于所述第一高电平。实施时，所述输入模块还与所述栅极驱动信号输出端和第二电平输入端连接，用于在输入阶段在所述输入端的控制下控制所述栅极驱动信号输出端与所述第二电平输入端连接。实施时，所述输入模块包括：输入晶体管，栅极与所述输入端连接，第一极与所述第二时钟信号输入端连接，第二极与所述上拉节点连接；以及，输出起始晶体管，栅极与所述输入端连接，第一极与所述栅极驱动信号输出端连接，第二极与所述第二电平输入端连接。实施时，所述复位模块包括：复位晶体管，栅极与所述复位时钟信号输入端连接，第一极与所述上拉节点连接，第二极与所述第二电平输入端连接；所述上拉节点控制模块包括：上拉节点控制晶体管，栅极与所述下拉节点连接，第一极与所述上拉节点连接，第二极与所述第二电平输入端连接；所述存储模块包括：存储电容，第一端与所述上拉节点连接，第二端与所述栅极驱动信号输出端连接。本专利技术还提供了一种栅极驱动单元的驱动方法，应用于上述的栅极驱动单元，所述栅极驱动单元的驱动方法包括：在输入阶段，输入模块在输入端的控制下控制上拉节点与第二时钟信号输入端连接，以使得所述上拉节点的电位为第一电平；下拉节点控制模块在所述第二时钟信号输入端的控制下使得下拉控制节点与所述上拉节点连接，以使得所述下拉控制节点的电位为第一电平，下拉节点控制模块在所述下拉控制节点的控制下控制所述下拉节点与第三电平输入端连接；在输出阶段，存储模块控制维持所述上拉节点的电位，下拉节点控制模块控制维持所述下拉控制节点的电位为第一电平，下拉节点控制模块在所述下拉控制节点的控制下控制所述下拉节点与第三电平输入端连接；在复位阶段，在复位控制端的控制下控制所述上拉节点和第二电平输入端连接，下拉节点控制模块在第二时钟信号输入端的控制下控制所述下拉控制节点与所述上拉节点连接，以使得所述下拉控制节点的电位为第二电平，从而控制所述下拉节点与所述第一电平输入端连接。本专利技术还提供了一种栅极驱动电路，包括多个级联的上述的栅极驱动单元；除了第一级栅极驱动单元之外，每一级栅极驱动单元的输入端与相邻上一级栅极驱动单元的栅极驱动信号输出端连接；由第一时钟信号输入端输入的第一时钟信号和由第二时钟信号输入端输入的第二时钟信号反相；第4n-3级栅极驱动单元的复位时钟信号输入端接入第一复位时钟信号；第4n-2级栅极驱动单元的复位时钟信号输入端接入第二复位时钟信号；第4n-1级栅极驱动单元的复位时钟信号输入端接入第三复位时钟信号；第4n级栅极驱动单元的复位时钟信号接入第四复位时钟信号；第一复位时钟信号的周期、第二复位时钟信号的周期、第三复位时钟信号的周期和第四复位时钟信号的周期都为T；第一复位时钟信号的周期为第一时钟信号的周期的两倍；第一复位时钟信号和第三复位时钟信号反相，第二复位时钟信号和第四复位时钟信号反相，第二复位时钟信号比第一复位时钟信号延迟0.25T，第三复位时钟信号比第二复位时钟信号延迟0.25T，第四复位时钟信号比第三复位时钟信号延迟0.25T。本专利技术还提供了一种显示装置，包括上述的栅极驱动电路。与现有技术相比，本专利技术所述的栅极驱动单元、驱动方法、栅极驱动电路和显示装置通过时序配合可以使得上拉节点的电位和下拉节点的电位全程受控，从而输出模块可以在上拉节点和下拉节点的控制下使得栅极驱动信号输出端输出的栅极驱动信号全程受控，从而能够有效避免干扰信号导致某一行或几行栅线错误打开从而造成异常显示的现象，提高栅极驱动单元的抗干扰能力。附图说明图1是本专利技术实施例本文档来自技高网...

【技术保护点】
一种栅极驱动单元，其特征在于，包括栅极驱动信号输出端，还包括：输入模块，分别与输入端和上拉节点连接，用于在输入阶段在所述输入端的控制下，控制所述上拉节点的电位为第一电平；存储模块，分别与所述上拉节点和所述栅极驱动信号输出端连接；复位模块，分别与复位时钟信号输入端、所述上拉节点和第二电平输入端连接，用于在复位阶段在所述复位时钟信号输入端的控制下控制所述上拉节点和所述第二电平输入端连接；上拉节点控制模块，分别与所述下拉节点、所述上拉节点和所述第二电平输入端连接；输出模块，分别与所述上拉节点、所述下拉节点、所述栅极驱动信号输出端、第一时钟信号输入端和所述第二电平输入端连接；以及，下拉节点控制模块，分别与第二时钟信号输入端、第一电平输入端、所述上拉节点、所述下拉节点、下拉控制节点和第三电平输入端连接，用于在输入阶段在所述第二时钟信号输入端的控制下控制所述下拉控制节点与所述上拉节点连接，以使得所述下拉控制节点的电位为第一电平，在输出阶段控制维持所述下拉控制节点的电位为第一电平，当所述下拉控制节点的电位为第一电平时控制所述下拉节点与所述第三电平输入端连接，在复位阶段在所述第二时钟信号输入端的控制下控制所述下拉控制节点与所述上拉节点连接，以使得所述下拉控制节点的电位为第二电平，从而控制所述下拉节点与所述第一电平输入端连接。...

【技术特征摘要】
1.一种栅极驱动单元，其特征在于，包括栅极驱动信号输出端，还包括：输入模块，分别与输入端和上拉节点连接，用于在输入阶段在所述输入端的控制下，控制所述上拉节点的电位为第一电平；存储模块，分别与所述上拉节点和所述栅极驱动信号输出端连接；复位模块，分别与复位时钟信号输入端、所述上拉节点和第二电平输入端连接，用于在复位阶段在所述复位时钟信号输入端的控制下控制所述上拉节点和所述第二电平输入端连接；上拉节点控制模块，分别与所述下拉节点、所述上拉节点和所述第二电平输入端连接；输出模块，分别与所述上拉节点、所述下拉节点、所述栅极驱动信号输出端、第一时钟信号输入端和所述第二电平输入端连接；以及，下拉节点控制模块，分别与第二时钟信号输入端、第一电平输入端、所述上拉节点、所述下拉节点、下拉控制节点和第三电平输入端连接，用于在输入阶段在所述第二时钟信号输入端的控制下控制所述下拉控制节点与所述上拉节点连接，以使得所述下拉控制节点的电位为第一电平，在输出阶段控制维持所述下拉控制节点的电位为第一电平，当所述下拉控制节点的电位为第一电平时控制所述下拉节点与所述第三电平输入端连接，在复位阶段在所述第二时钟信号输入端的控制下控制所述下拉控制节点与所述上拉节点连接，以使得所述下拉控制节点的电位为第二电平，从而控制所述下拉节点与所述第一电平输入端连接。2.如权利要求1所述的栅极驱动单元，其特征在于，所述下拉节点控制模块包括：第一下拉节点控制晶体管，栅极与所述第二时钟信号输入端连接，第一极与所述上拉节点连接，第二极与所述下拉控制节点连接；第二下拉节点控制晶体管，栅极和第一极都与所述第一电平输入端连接，第二极与所述下拉节点连接；以及，第三下拉节点控制晶体管，栅极与所述下拉控制节点连接，第一极与所述下拉节点连接，第二极与所述第三电平输入端连接。3.如权利要求2所述的栅极驱动单元，其特征在于，所述第三下拉节点控制晶体管的宽长比大于所述第一下拉节点控制晶体管的宽长比；所述第三下拉节点控制晶体管的宽长比与所述第一下拉节点控制晶体管的宽长比之间的比值在预定比值范围内。4.如权利要求1至3中任一权利要求所述的栅极驱动单元，其特征在于，所述栅极驱动信号输出端包括：上拉晶体管，栅极与所述上拉节点连接，第一极与所述第一时钟信号输入端连接，第二极与所述栅极驱动信号输出端连接；以及，下拉晶体管，栅极与所述下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极与所述第二电平输入端连接；当所述上拉晶体管和所述下拉晶体管都为n型晶体管时，所述第一电平为高电平，所述第二电平为第一低电平，所述第三电平为第二低电平；所述第二低电平小于所述第一低电平；当所述上拉晶体管和所述下拉晶体管都为p型晶体管时，所述第一电平为低电平，所述第二电平为第一高电平，所述第三电平为第二高电平；所述第二高电平大于所述第一高电平。5.如权利要求1至3中任一权利要求所述的栅极驱动单元，其特征在于，所述输入模块还与所述栅极驱动信号输出端和第二电平输入端连接，用于在输入阶段在所述输入端的控制下控制所述栅极驱动信号输出端与所...

【专利技术属性】
技术研发人员：袁粲，李永谦，徐攀，袁志东，蔡振飞，
申请(专利权)人：京东方科技集团股份有限公司，合肥鑫晟光电科技有限公司，
类型：发明
国别省市：北京,11