一种I2C总线的辅助电路制造技术

本发明专利技术提供的一种I2C总线的辅助电路，当I2C总线的串行数据线或串行时钟线传输的信号由高电平向低电平跳变时，PMOS管的栅极的电平向下跳变，当其电平低于一定值时，PMOS管导通，NMOS管的栅极也瞬间变为高电平，NMOS管导通，进而I2C总线相应点的电平被强制拉低。然后随着电容的放电，NMOS管的栅极电平降低到一定值时NMOS管截止，I2C总线相应点电平不再被强制拉低。本发明专利技术提供的上述技术方案通过电路设计加速相应线路传输的信号向低电平跳变的速度，从而保证接收到的数据时序与发送的数据时序是相同的。进而延长了I2C总线的数据传输距离。

【技术实现步骤摘要】
一种I2C总线的辅助电路
本专利技术涉及I2C(Inter－IntegratedCircuit)总线领域，更具体地说，涉及一种I2C总线的辅助电路。
技术介绍
I2C总线是由PHILIPS公司开发的两线式串行总线，通过串行数据(SDA)线和串行时钟(SCL)线在器件间传递信息。I2C总线设计的初衷是应用于微控制器与其外围设备通信的，由于其简单方便，越来越多的被应用到远距离传输。但是随着传输距离的增加，线上的寄生电容，寄生电感，和电阻也会随之增加，当距离达到一定长度之后，I2C总线的通信会失败，进而限制了I2C总线的应用。I2C总线长距离传输失败的原因是I2C总线上的数据跳变沿变得很缓慢，接收端通过采样接收到的数据时序和原始的数据时序不同了。
技术实现思路
有鉴于此，本专利技术提出一种I2C总线的辅助电路，欲摆脱I2C总线传输的距离限制。为了实现上述目的，现提出的方案如下：一种I2C总线的辅助电路，包括：PMOS管、NMOS管、第一电阻、第二电阻、第三电阻、电容、直流电源；所述PMOS管的栅极作为输入端，所述PMOS管的源极与所述直流电源相连，所述PMOS管的漏极与所述电容的一端相连；所述电容的另一端与所述NMOS管的栅极相连；所述NMOS管的源极接地，所述NMOS管的漏极与所述第三电阻的一端相连，且所述NMOS管的漏极作为输出端；所述第三电阻的另一端与所述直流电源相连；所述第一电阻的一端接地，所述第一电阻的另一端与所述NMOS管的栅极相连；所述第二电阻的一端连接所述PMOS管的栅极，所述第二电阻的另一端连接所述PMOS管的源极。优选的，所述电路还包括：串联于所述PMOS管的栅极与所述I2C总线之间的第四电阻。优选的，所述电路还包括：串联于所述PMOS管的栅极与所述I2C总线之间的比较器；所述比较器的同相输入端与所述I2C总线相连，所述比较器的反向输入端与电压基准源相连，所述比较器的电源端与所述直流电源相连，所述比较器的接地端接地。与现有技术相比，本专利技术的技术方案具有以下优点：上述技术方案提供的I2C总线的辅助电路，当I2C总线的串行数据线或串行时钟线传输的信号由高电平向低电平跳变时，PMOS管的栅极的电平向下跳变，当其电平低于一定值时，PMOS管导通，NMOS管的栅极也瞬间变为高电平，NMOS管导通，进而I2C总线相应点的电平被强制拉低。然后随着电容的放电，NMOS管的栅极电平降低到一定值时NMOS管截止，I2C总线相应点电平不再被强制拉低。本专利技术提供的上述技术方案通过电路设计加速相应线路传输的信号向低电平跳变的速度，从而保证接收到的数据时序与发送的数据时序是相同的。进而延长了I2C总线的数据传输距离。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为本专利技术实施例提供的一种I2C总线的辅助电路的结构图；图2为本专利技术实施例提供的另一种I2C总线的辅助电路的结构图；图3为本专利技术实施例提供的另一种I2C总线的辅助电路的结构图。具体实施方式下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。实施例一参见图1所示，为本专利技术实施例提供一种I2C总线的辅助电路，在I2C总线的串行数据线和串行时钟线上均设置本专利技术实施例提供的辅助电路，且连接在I2C总线的slave端附近，该电路包括：PMOS管Q1、NMOS管Q2、第一电阻R1、第二电阻R2、第三电阻R3、电容C2、直流电源VCC；所述PMOS管Q1的栅极作为输入端，所述PMOS管Q1的源极与所述直流电源VCC相连，所述PMOS管Q1的漏极与所述电容C2的一端相连；所述电容C2的另一端与所述NMOS管Q2的栅极相连；所述NMOS管Q2的源极接地，所述NMOS管Q2的漏极与所述第三电阻R3的一端相连，且所述NMOS管Q2的漏极作为输出端；所述第三电阻R3的另一端与所述直流电源VCC相连；所述第一电阻R1的一端接地，所述第一电阻R1的另一端与所述NMOS管Q2的栅极相连；所述第二电阻R2的一端连接所述PMOS管Q1的栅极，所述第二电阻R2的另一端连接所述PMOS管Q1的源极。下面对I2C总线的辅助电路的工作原理进行详细阐述：当I2C总线空闲时，串行数据线和串行时钟线传输的信号都是高电平，PMOS管Q1的源极和栅极的电平均为直流电源VCC的电平，PMOS管为截止状态，NMOS管Q2的漏极的电平为低电平，NMOS管为截止状态，本专利技术实施例提供的I2C总线的辅助电路不起作用。当I2C总线的串行数据线或串行时钟线传输的信号由高电平向低电平跳变时，PMOS管Q1的栅极的电平由高电平向低电平跳变，当其电平低于一定值时，PMOS管Q1导通，PMOS管Q1的漏极瞬间变为高电平，NMOS管Q1的栅极也瞬间变为高电平，NMOS管Q2导通，NMOS管Q2的漏极电平被强制拉低，进而I2C总线相应点的电平被强制拉低。PMOS管Q1导通条件是Vgs≤Vgs(th)，其中Vgs表示PMOS管Q1的栅极与源极之间的电位差(Vb-VCC)，Vgs(th)通常为-0.7V。通常情况下VCC＝5V，则Vb降低到4.3V时，PMOS管Q1开始导通。然后随着电容C2的放电，NMOS管Q2的栅极电平降低到一定值时NMOS管Q2截止，I2C总线相应点的电平不再被强制拉低。NMOS管Q2的导通持续时间由RC放电回路(电容C2和第一电阻R1)的充放电时间决定。NMOS管Q2的栅极的电平符合以下公式：T＝0，表示PMOS管Q1导通的瞬间，电容C2通交流，NMOS管Q2的栅极电平Vd等于VCC，然后按照时间常数(R1*C2)放电，当Vd等于NMOS管Q2的开启电压Vgs(th)时，NMOS管Q2开始回到截止状态，Vd＝Vgs(th)求解出来的T值为，NMOS管Q2的导通持续时间。通常直流电源VCC是个定值，通过调节C2和R1的取值，实现NMOS管Q2导通持续的时间设置。当I2C总线的串行数据线或串行时钟线传输的信号由低电平向高电平跳变时，PMOS管Q1的栅极的电平由低电平向高电平跳变，当其电平高于一定值时，PMOS管Q1变为截止状态，PMOS管Q1的漏极变为低电平，NMOS管Q1的保持在低电平，NMOS管Q2保持在截止状态，进而I2C总线相应点(E)的电平不被强制拉低。即当I2C总线的串行数据线和串行时钟线传输的信号都是高电平，或者，当I2C总线的串行数据线或串行时钟线传输的信号由低电平向高电平跳变时，本专利技术实施例提供的I2C总线的辅助电路不对串行数据线和串行时钟线传输的信号有任何影响；当I2C总线的串行数据线或串行时钟线传输的信号由高电平向低电平跳变时，NMOS管Q2导通，I2C总线的相应线路的E点电平被强制拉低，加速相应线路传输的信号向低电平跳变的速度，且，当相应线路传输的信号跳变到低电平后，随着电本文档来自技高网...

【技术保护点】
一种I2C总线的辅助电路，其特征在于，包括：PMOS管、NMOS管、第一电阻、第二电阻、第三电阻、电容、直流电源；所述PMOS管的栅极作为输入端，所述PMOS管的源极与所述直流电源相连，所述PMOS管的漏极与所述电容的一端相连；所述电容的另一端与所述NMOS管的栅极相连；所述NMOS管的源极接地，所述NMOS管的漏极与所述第三电阻的一端相连，且所述NMOS管的漏极作为输出端；所述第三电阻的另一端与所述直流电源相连；所述第一电阻的一端接地，所述第一电阻的另一端与所述NMOS管的栅极相连；所述第二电阻的一端连接所述PMOS管的栅极，所述第二电阻的另一端连接所述PMOS管的源极。

【技术特征摘要】
1.一种I2C总线的辅助电路，其特征在于，包括：PMOS管、NMOS管、第一电阻、第二电阻、第三电阻、电容、直流电源；所述PMOS管的栅极作为输入端，所述PMOS管的源极与所述直流电源相连，所述PMOS管的漏极与所述电容的一端相连；所述电容的另一端与所述NMOS管的栅极相连；所述NMOS管的源极接地，所述NMOS管的漏极与所述第三电阻的一端相连，且所述NMOS管的漏极作为输出端；所述第三电阻的另一端与所述直流电源相连；所述第一电阻的一端接地，所述第一电阻的另一端与所述...

【专利技术属性】
技术研发人员：郭祥浩，陈峰，
申请(专利权)人：龙迅半导体合肥股份有限公司，
类型：发明
国别省市：安徽,34