一种千兆AFDX通信板卡制造技术

本实用新型专利技术公开了一种千兆AFDX通信板卡，包括高速信号处理芯片，在该高速信号处理芯片上设置有一个PCI接口和两个GMⅡ/MⅡ接口，在每个GMⅡ/MⅡ接口上分别连接有一个主要由PHY芯片组成的接口辅助处理模块，在每个接口辅助处理模块上还分别连接有一个接口插件。本实用新型专利技术，提供一种千兆AFDX通信板卡，提高了AFDX通信板卡的通讯速率，更好的满足了乘客的需求，提高了乘客乘机时的满意度，同时再通过PCI接口进一步提高了与上位机通信的传输速率和质量。

【技术实现步骤摘要】
一种千兆AFDX通信板卡
本技术属于通信领域领域，具体是指一种在客机上使用的千兆AFDX通信板卡。
技术介绍
针对大型客机飞行关键项目和乘客娱乐等设施的复杂航空电子系统的不断增加，需要大量增加飞机上的航空总线的带宽、提高服务质量等问题，从而采用了一种航空电子全双工通信以太网交换(AFDX)来解决该问题。该方案是基于商业以太网标准，采用目前已被广泛接受的IEEE802.3/IP/UDP协议，并增加了特殊的功能来保证带宽和服务质量，实现了低成本的快速开发。该方案还可以简化布线，减轻飞机重量，易于航空电子子系统的维护升级等。随着飞行关键项目和乘客娱乐等设施的复杂航空电子系统的不断增加，需要大量增加飞机上的数据总线的带宽，传统的航空总线如ARINC429等传输带宽只有100KHZ，远远不能满足要求，而ARINC629因价格昂贵，使飞机制造商的难以接受；因此需要以最小的代价和实现成本进行快速开发。市面上的AFDX通信板卡多为国外公司开发，国内公司较少而且起步较晚，所开发的AFDX通信板的硬件电路比较简单，协议规定的最大通信速率只有100Mbps。而随着社会的发展，乘客对大型客机在机载娱乐系统的需求越发强烈，如一对一机载视频、机载wifi等，而100Mbps通信速率无法满足这些新增加的需求。现有的国内外的公司所开发的AFDX通信板卡，都采用的是ARINC664Part7协议，这个协议是2005年编写的，对10年后通信速率的发展考虑不足。100Mbps的通信速率已经不能满足现在的大型客机在机载娱乐系统一对一机载视频，机载wifi的网络所需的带宽需求。
技术实现思路
本技术的目的在于克服上述问题，提供一种千兆AFDX通信板卡，提高了AFDX通信板卡的通讯速率，更好的满足了乘客的需求，提高了乘客乘机时的满意度，同时再通过PCI接口进一步提高了与上位机通信的传输速率和质量。本技术的目的通过下述技术方案实现：一种千兆AFDX通信板卡，包括高速信号处理芯片，在该高速信号处理芯片上设置有一个PCI接口和两个GMⅡ/MⅡ接口，在每个GMⅡ/MⅡ接口上分别连接有一个主要由PHY芯片组成的接口辅助处理模块，在每个接口辅助处理模块上还分别连接有一个接口插件。作为优选，所述高速信号处理芯片为FPGA现场可编程门阵列，主要由FPGA芯片以及与该FPGA芯片相连接的外围电路组成，FPGA芯片的型号为XC7K325T-2FFG900；接口辅助处理模块由PHY芯片与外围电路组成，PHY芯片的型号为88E1111-XX-BAB-I000；接口插件为RJ45插件，具体的型号为6605814-6。进一步的，所述接口辅助处理模块由PHY芯片U1，晶振U2，一端与PHY芯片U1的RXD7管脚相连接的电阻R1，一端与PHY芯片U1的RX_DV管脚相连接的电阻R2，一端与PHY芯片U1的INT#管脚相连接、另一端接2.5V电源的电阻R3，一端与PHY芯片U1的RSET管脚相连接的电阻R4，一端与PHY芯片U1的LED_LINK10管脚相连接、另一端与PHY芯片U1的CONFIG0管脚相连接的电阻R5，一端与PHY芯片U1的LED_LINK1000管脚相连接、另一端与PHY芯片U1的CONFIG3管脚相连接的电阻R6，一端与PHY芯片U1的CONFIG1管脚相连接、另一端经电阻R8后与PHY芯片U1的CONFIG2管脚相连接的电阻R7，一端与PHY芯片U1的CONFIG4管脚相连接、另一端经电阻R10后与PHY芯片U1的CONFIG5管脚相连接的电阻R9，一端与PHY芯片U1的CONFIG6管脚相连接、另一端与电阻R9和电阻R10的连接点相连接的电阻R11，正极同时与PHY芯片U1的AVDD1管脚、AVDD2管脚、AVDD3管脚、AVDD4管脚、AVDD5管脚、AVDD6管脚、VDDO1管脚、VDDO2管脚、VDDO3管脚、VDDH1管脚、VDDH2管脚、VDDH3管脚、VDDOX1管脚以及VDDOX2管脚相连接、负极接地的电容C4，分别与电容C4并联设置的电容C5、电容C6、电容C7、电容C8、电容C9、电容C10、电容C11、电容C12、电容C13、电容C14以及电容C15，正极同时与PHY芯片U1的DVDD1管脚、DVDD2管脚、DVDD3管脚、DVDD4管脚、DVDD5管脚、DVDD6管脚、DVDD7管脚、DVDD8管脚相连接、负极接地的电容C16，分别与电容C16并联设置的电容C17、电容C18、电容C19、电容C20、电容C21、电容C22以及电容C23，一端与PHY芯片U1的/TRST管脚相连接、另一端经电阻R13后与PHY芯片U1的COMA相连接的电阻R12，一端与PHY芯片U1的/RESET相连接、另一端接2.5V电源的电阻R14，一端与PHY芯片U1的125CLK管脚相连接的电阻R15，一端与PHY芯片U1的XTAL1管脚相连接、另一端接地的电阻R16，一端与PHY芯片U1的XTAL1相连接、另一端与晶振U2的CLKOUT相连接的电阻R17，正极与晶振U2的VCC管脚相连接、负极与晶振U2的GND管脚相连接的电容C3，与电容C3并联设置的电容C2，以及负极接地、正极经电感L1后与电容C3的正极相连接的电容C1组成；其中，PHY芯片U1的TX_ER管脚接地，电阻R7和电阻R8的连接点接2.5V电源且同时接地，电阻R9和电阻R10的连接点接2.5V电源且同时接地，电容C4的正极接2.5V电源，电容C16的正极接1.5V电源，电阻R12和电阻R13的连接点接地，电容C3的负极接地，电容C1的正极接2.5V电源，PHY芯片U1的VSS1管脚同时与VSS2管脚、VSS3管脚、VSS4管脚、VSS5管脚、VSS6管脚、VSS7管脚、VSS8管脚、VSS9管脚、VSS10管脚、VSS11管脚、VSS12管脚、VSS13管脚、VSS14管脚、VSS15管脚、VSS16管脚、VSS17管脚、VSS18管脚、VSS19管脚、VSS20管脚、VSS21管脚、VSS22管脚以及VSS23管脚相连接且接地。作为优选，所述PHY芯片U1的型号为88E1111-XX-BAB-I000，晶振U2为25MHZ的晶振。再进一步的，所述的一个接口辅助处理模块中的PHY芯片U1的RX_CLK管脚与FPGA芯片的IO_L13P_T2_MRCC_17管脚相连接，PHY芯片U1的RXD0管脚与FPGA芯片的IO_0_17管脚相连接，PHY芯片U1的RXD1管脚与FPGA芯片的IO_L1P_T0_17管脚相连接，PHY芯片U1的RXD2管脚与FPGA芯片的IO_L1N_T0_17管脚相连接，PHY芯片U1的RXD3管脚与FPGA芯片的IO_L2P_T0_17管脚相连接，PHY芯片U1的RXD4管脚与FPGA芯片的IO_L2N_T0_17管脚相连接，PHY芯片U1的RXD5管脚与FPGA芯片的IO_L3P_T0_DQS_17管脚相连接，PHY芯片U1的RXD6管脚与FPGA芯片的IO_L3N_T0_DQS_17管脚相连接，PHY芯片U1的RDX7管脚经电阻R1后与FPGA芯片的IO_L4P_T0_17管脚相连接，PHY芯片U1的RX_DV管脚经电阻R2后与FPGA芯片本文档来自技高网...

【技术保护点】
一种千兆AFDX通信板卡，其特征在于：包括高速信号处理芯片，在该高速信号处理芯片上设置有一个PCI接口和两个GMⅡ/MⅡ接口，在每个GMⅡ/MⅡ接口上分别连接有一个主要由PHY芯片组成的接口辅助处理模块，在每个接口辅助处理模块上还分别连接有一个接口插件。

【技术特征摘要】
1.一种千兆AFDX通信板卡，其特征在于：包括高速信号处理芯片，在该高速信号处理芯片上设置有一个PCI接口和两个GMⅡ/MⅡ接口，在每个GMⅡ/MⅡ接口上分别连接有一个主要由PHY芯片组成的接口辅助处理模块，在每个接口辅助处理模块上还分别连接有一个接口插件。2.根据权利要求1所述的一种千兆AFDX通信板卡，其特征在于：所述高速信号处理芯片为FPGA现场可编程门阵列，主要由FPGA芯片以及与该FPGA芯片相连接的外围电路组成，FPGA芯片的型号为XC7K325T-2FFG900；接口辅助处理模块由PHY芯片与外围电路组成，PHY芯片的型号为88E1111-XX-BAB-I000；接口插件为RJ45插件，具体的型号为6605814-6。3.根据权利要求2所述的一种千兆AFDX通信板卡，其特征在于：所述接口辅助处理模块由PHY芯片U1，晶振U2，一端与PHY芯片U1的RXD7管脚相连接的电阻R1，一端与PHY芯片U1的RX_DV管脚相连接的电阻R2，一端与PHY芯片U1的INT#管脚相连接、另一端接2.5V电源的电阻R3，一端与PHY芯片U1的RSET管脚相连接的电阻R4，一端与PHY芯片U1的LED_LINK10管脚相连接、另一端与PHY芯片U1的CONFIG0管脚相连接的电阻R5，一端与PHY芯片U1的LED_LINK1000管脚相连接、另一端与PHY芯片U1的CONFIG3管脚相连接的电阻R6，一端与PHY芯片U1的CONFIG1管脚相连接、另一端经电阻R8后与PHY芯片U1的CONFIG2管脚相连接的电阻R7，一端与PHY芯片U1的CONFIG4管脚相连接、另一端经电阻R10后与PHY芯片U1的CONFIG5管脚相连接的电阻R9，一端与PHY芯片U1的CONFIG6管脚相连接、另一端与电阻R9和电阻R10的连接点相连接的电阻R11，正极同时与PHY芯片U1的AVDD1管脚、AVDD2管脚、AVDD3管脚、AVDD4管脚、AVDD5管脚、AVDD6管脚、VDDO1管脚、VDDO2管脚、VDDO3管脚、VDDH1管脚、VDDH2管脚、VDDH3管脚、VDDOX1管脚以及VDDOX2管脚相连接、负极接地的电容C4，分别与电容C4并联设置的电容C5、电容C6、电容C7、电容C8、电容C9、电容C10、电容C11、电容C12、电容C13、电容C14以及电容C15，正极同时与PHY芯片U1的DVDD1管脚、DVDD2管脚、DVDD3管脚、DVDD4管脚、DVDD5管脚、DVDD6管脚、DVDD7管脚、DVDD8管脚相连接、负极接地的电容C16，分别与电容C16并联设置的电容C17、电容C18、电容C19、电容C20、电容C21、电容C22以及电容C23，一端与PHY芯片U1的/TRST管脚相连接、另一端经电阻R13后与PHY芯片U1的COMA相连接的电阻R12，一端与PHY芯片U1的/RESET相连接、另一端接2.5V电源的电阻R14，一端与PHY芯片U1的125CLK管脚相连接的电阻R15，一端与PHY芯片U1的XTAL1管脚相连接、另一端接地的电阻R16，一端与PHY芯片U1的XTAL1相连接、另一端与晶振U2的CLKOUT相连接的电阻R17，正极与晶振U2的VCC管脚相连接、负极与晶振U2的GND管脚相连接的电容C3，与电容C3并联设置的电容C2，以及负极接地、正极经电感L1后与电容C3的正极相连接的电容C1组成；其中，PHY芯片U1的TX_ER管脚接地，电阻R7和电阻R8的连接点接2.5V电源且同时接地，电阻R9和电阻R10的连接点接2.5V电源且同时接地，电容C4的正极接2.5V电源，电容C16的正极接1.5V电源，电阻R12和电阻R13的连接点接地，电容C3的负极接地，电容C1的正极接2.5V电源，PHY芯片U1的VSS1管脚同时与VSS2管脚、VSS3管脚、VSS4管脚、VSS5管脚、VSS6管脚、VSS7管脚、VSS8管脚、VSS9管脚、VSS10管脚、VSS11管脚、VSS12管脚、VSS13管脚、VSS14管脚、VSS15管脚、VSS16管脚、VSS17管脚、VSS18管脚、VSS19管脚、VSS20管脚、VSS21管脚、VSS22管脚以及VSS23管脚相连接且接地。4.根据权利要求3所述的一种千兆AFDX通信板卡，其特征在于：所述PHY芯片U1的型号为88E1111-XX-BAB-I000，晶振U2为25MHZ的晶振。5.根据权利要求4所述的一种千兆AFDX通信板卡，其特征在于：所述的一个接口辅助处理模块中的PHY芯片U1的RX_CLK管脚与FPGA芯片的IO_L13P_T2_MRCC_17管脚相连接，PHY芯片U1的RXD0管脚与FPGA芯片的IO_0_17管脚相连接，PHY芯片U1的RXD1管脚与FPGA芯片的IO_L1P_T0_17管脚相连接，PHY芯片U1的RXD2管脚与FPGA芯片的IO_L1N_T0_17管脚相连接，PHY芯片U1的RXD3管脚与FPGA芯片的IO_L2P_T0_17管脚相连接，PHY芯片U1的RXD4管脚与FPGA芯片的IO_L2N_T0_17管脚相连接，PHY芯片U1的R...

【专利技术属性】
技术研发人员：扈米斯，
申请(专利权)人：四川瑞航电子科技有限公司，
类型：新型
国别省市：四川,51